參數(shù)資料
型號(hào)： MCF5307FT90B
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 173/484頁(yè)
文件大?。?/td> 0K
描述： IC MPU 32BIT COLDF 90MHZ 208FQFP
標(biāo)準(zhǔn)包裝： 24
系列： MCF530x
核心處理器： Coldfire V3
芯體尺寸： 32-位
速度： 90MHz
連通性： EBI/EMI，I²C，UART/USART
外圍設(shè)備： DMA，POR，WDT
輸入/輸出數(shù)： 16
程序存儲(chǔ)器類型： ROMless
RAM 容量： 4K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
包裝： 托盤
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11-20
MCF5307 User’s Manual
Synchronous Operation
11.4.3.2 DRAM Address and Control Registers (DACR0/DACR1) in
Synchronous Mode
The DRAM address and control registers (DACR0 and DACR1), shown in Figure 11-16,
contain the base address compare value and the control bits for both memory blocks 0 and
1 of the DRAM controller. Address and timing are also controlled by bits in DACRn.
12
COC
Command on SDRAM clock enable (SCKE). Implementations that use external multiplexing
(NAM = 1) must support command information to be multiplexed onto the SDRAM address bus.
0 SCKE functions as a clock enable; self-refresh is initiated by the DRAM controller through DCR[IS].
1 SCKE drives command information. Because SCKE is not a clock enable, self-refresh cannot be
used (setting DCR[IS]). Thus, external logic must be used if this functionality is desired. External
multiplexing is also responsible for putting the command information on the proper address bit.
11
IS
Initiate self-refresh command.
0 Take no action or issue a SELFX command to exit self refresh.
1 If DCR[COC] = 0, the DRAM controller sends a SELF command to both SDRAM blocks to put them
in low-power, self-refresh state where they remain until IS is cleared, at which point the controller
sends a SELFX command for the SDRAMs to exit self-refresh. The refresh counter is suspended
while the SDRAMs are in self-refresh; the SDRAM controls the refresh period.
10–9
RTIM
Refresh timing. Determines the timing operation of auto-refresh in the DRAM controller. Specically,
it determines the number of clocks inserted between a REF command and the next possible ACTV
command. This same timing is used for both memory blocks controlled by the DRAM controller. This
corresponds to tRC in the SDRAM specications.
00 3 clocks
01 6 clocks
1x 9 clocks
8–0
RC
Refresh count. Controls refresh frequency. The number of bus clocks between refresh cycles is
(RC + 1) * 16. Refresh can range from 16–8192 bus clocks to accommodate both standard and
low-power DRAMs with bus clock operation from less than 2 MHz to greater than 50 MHz.
The following example calculates RC for an auto-refresh period for 4096 rows to receive 64 mS of
refresh every 15.625 s for each row (625 bus clocks at 40 MHz). This operation is the same as in
asynchronous mode.
# of bus clocks = 625 = (RC eld + 1) * 16
RC = (625 bus clocks/16) -1 = 38.06, which rounds to 38; therefore, RC = 0x26.
31
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1 0
Field
BA
—
RE
—
CASL
—
CBM
— IMRS
PS
IP
PM —
Reset
Uninitialized
0
Uninitialized
0
Uninitialized
R/W
Addr
MBAR+0x108 (DACR0); 0x110(DACR1)
Figure 11-16. DACR0 and DACR1 Registers (Synchronous Mode)
Table 11-12. DCR Field Descriptions (Synchronous Mode) (Continued)
Bits
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料
PDF描述
MCF5329CVM240 IC MCU 32BIT 240MHZ 256-MAPBGA
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MCF54418CMJ250 IC MCU 32BIT 256MAPBGA
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