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參數(shù)資料
| 型號(hào)： | MCF5307FT90B |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 262/484頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT COLDF 90MHZ 208FQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | MCF530x |
| 核心處理器： | Coldfire V3 |
| 芯體尺寸： | 32-位 |
| 速度： | 90MHz |
| 連通性： | EBI/EMI，I²C，UART/USART |
| 外圍設(shè)備： | DMA，POR，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲(chǔ)器類型： | ROMless |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 208-BFQFP |
| 包裝： | 托盤 |
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14-24
MCF5307 User’s Manual
Operation
The receiver detects the beginning of a break in the middle of a character if the break
persists through the next character time. If the break begins in the middle of a character, the
receiver places the damaged character in the Rx FIFO stack and sets the corresponding
USRn error bits and USRn[RxRDY]. Then, if the break lasts until the next character time,
the receiver places an all-zero character into the Rx FIFO and sets USRn[RB,RxRDY].
14.5.2.3 FIFO Stack
The FIFO stack is used in the UART’s receiver buffer logic. The stack consists of three
receiver holding registers. The receive buffer consists of the FIFO and a receiver shift
register connected to the RxD (see Figure 14-20). Data is assembled in the receiver shift
register and loaded into the top empty receiver holding register position of the FIFO. Thus,
data owing from the receiver to the CPU is quadruple-buffered.
In addition to the data byte, three status bits, parity error (PE), framing error (FE), and
received break (RB), are appended to each data character in the FIFO; OE (overrun error)
is not appended. By programming the ERR bit in the channel’s mode register (UMR1n),
status is provided in character or block modes.
USRn[RxRDY] is set when at least one character is available to be read by the CPU. A read
of the receiver buffer produces an output of data from the top of the FIFO stack. After the
read cycle, the data at the top of the FIFO stack and its associated status bits are popped and
the receiver shift register can add new data at the bottom of the stack. The FIFO-full status
bit (FFULL) is set if all three stack positions are lled with data. Either the RxRDY or
FFULL bit can be selected to cause an interrupt.
The two error modes are selected by UMR1n[ERR] as follows:
In character mode (UMR1n[ERR] = 0, status is given in the USRn for the character
at the top of the FIFO.
In block mode, the USRn shows a logical OR of all characters reaching the top of
the FIFO stack since the last RESET ERROR STATUS command. Status is updated as
characters reach the top of the FIFO stack. Block mode offers a data-reception speed
advantage where the software overhead of error-checking each character cannot be
tolerated. However, errors are not detected until the check is performed at the end of
an entire message—the faulting character is not identied.
In either mode, reading the USRn does not affect the FIFO. The FIFO is popped only when
the receive buffer is read. The USRn should be read before reading the receive buffer. If all
three receiver holding registers are full, a new character is held in the receiver shift register
until space is available. However, if a second new character is received, the contents of the
the character in the receiver shift register is lost, the FIFOs are unaffected, and USRn[OE]
is set when the receiver detects the start bit of the new overrunning character.
To support ow control, the receiver can be programmed to automatically negate and assert
RTS, in which case the receiver automatically negates RTS when a valid start bit is detected
and the FIFO stack is full. The receiver asserts RTS when a FIFO position becomes
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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