參數(shù)資料
型號： MCHC908JW32FC
廠商： Freescale Semiconductor
文件頁數(shù)： 49/232頁
文件大?。?/td> 0K
描述： IC MCU 32K FLASH 8MHZ 48-QFN
標(biāo)準(zhǔn)包裝： 260
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8MHz
連通性： SPI，USB
外圍設(shè)備： LED，LVD，POR，PWM
輸入/輸出數(shù)： 29
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： 閃存
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 3.5 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： 0°C ~ 70°C
封裝/外殼： 48-VFQFN 裸露焊盤
包裝： 托盤
產(chǎn)品目錄頁面： 726 (CN2011-ZH PDF)
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Serial Peripheral Interface Module (SPI)
MC68HC908JW32 Data Sheet, Rev. 6
142
Freescale Semiconductor
10.12.5 CGND (Clock Ground)
CGND is the ground return for the serial clock pin, SPSCK, and the ground for the port output buffers. It
is internally connected to VSS as shown in Table 10-1.
10.13 I/O Registers
Three registers control and monitor SPI operation:
SPI control register (SPCR)
SPI status and control register (SPSCR)
SPI data register (SPDR)
10.13.1 SPI Control Register
The SPI control register:
Enables SPI module interrupt requests
Configures the SPI module as master or slave
Selects serial clock polarity and phase
Configures the SPSCK, MOSI, and MISO pins as open-drain outputs
Enables the SPI module
SPRIE — SPI Receiver Interrupt Enable Bit
This read/write bit enables CPU interrupt requests generated by the SPRF bit. The SPRF bit is set
when a byte transfers from the shift register to the receive data register. Reset clears the SPRIE bit.
1 = SPRF CPU interrupt requests enabled
0 = SPRF CPU interrupt requests disabled
SPMSTR — SPI Master Bit
This read/write bit selects master mode operation or slave mode operation. Reset sets the SPMSTR bit.
1 = Master mode
0 = Slave mode
CPOL — Clock Polarity Bit
This read/write bit determines the logic state of the SPSCK pin between transmissions. (See
Figure 10-4 and Figure 10-6.) To transmit data between SPI modules, the SPI modules must have
identical CPOL values. Reset clears the CPOL bit.
CPHA — Clock Phase Bit
This read/write bit controls the timing relationship between the serial clock and SPI data. (See
Figure 10-4 and Figure 10-6.) To transmit data between SPI modules, the SPI modules must have
identical CPHA values. When CPHA = 0, the SS pin of the slave SPI module must be set to logic 1
between bytes. (See Figure 10-12.) Reset sets the CPHA bit.
Address:
$004C
Bit 7
654321
Bit 0
Read:
SPRIE
R
SPMSTR
CPOL
CPHA
SPWOM
SPE
SPTIE
Write:
Reset:
00101000
R
= Reserved
Figure 10-13. SPI Control Register (SPCR)
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PDF描述
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