參數(shù)資料
型號： MCIMX255AJM4
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 400 MHz, MICROPROCESSOR, PBGA400
封裝： 17 X 17 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-400
文件頁數(shù)： 91/140頁
文件大?。?/td> 1416K
代理商： MCIMX255AJM4
i.MX25 Applications Processor for Automotive Products, Rev. 8
54
Freescale Semiconductor
3.7.4.2
Ungated Clock Mode Timing
Figure 22 shows the ungated clock mode timings of CSI, and Table 42 describes the timing parameters
(P1–P6) that are shown in the figure. In ungated mode the VSYNC and PIXCLK signals are used, and the
HSYNC signal is ignored.
Figure 22. CSI Ungated Clock Mode—Sensor Data at Falling Edge, Latch Data at Rising Edge
Table 41. CSI Gated Clock Mode Timing Parameters
ID
Parameter
Symbol
Min.
Max.
Units
P1
CSI VSYNC to HSYNC time
tV2H
67.5
—
ns
P2
CSI HSYNC setup time
tHsu
1
—
ns
P3
CSI DATA setup time
tDsu
1
—
ns
P4
CSI DATA hold time
tDh
1.2
—
ns
P5
CSI pixel clock high time
tCLKh
10
—
ns
P6
CSI pixel clock low time
tCLKl
10
—
ns
P7
CSI pixel clock frequency
fCLK
—
48
± 10%
MHz
Table 42. CSI Ungated Clock Mode Timing Parameters
ID
Parameter
Symbol
Min.
Max.
Units
P1
CSI VSYNC to pixel clock time
tVSYNC
67.5
—
ns
P2
CSI DATA setup time
tDsu
1
—
ns
P3
CSI DATA hold time
tDh
1.2
—
ns
P4
CSI pixel clock high time
tCLKh
10
—
ns
P5
CSI pixel clock low time
tCLKl
10
—
ns
P6
CSI pixel clock frequency
fCLK
—
48
± 10%
MHz
PIXCLK
VSYNC
DATA[15:0]
P4
P1
P2
P3
P5
P6
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PDF描述
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