參數(shù)資料
型號(hào)： MCIMX355AVM5B
廠商： Freescale Semiconductor
文件頁數(shù)： 92/147頁
文件大?。?/td> 0K
描述： IC MPU I.MX35 400MAPBGA
標(biāo)準(zhǔn)包裝： 90
系列： i.MX35
核心處理器： ARM11
芯體尺寸： 32-位
速度： 532MHz
連通性： 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 96
程序存儲(chǔ)器類型： ROMless
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 1.33 V ~ 1.47 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 400-LFBGA
包裝： 托盤
i.MX35 Applications Processors for Automotive Products, Rev. 10
Freescale Semiconductor
49
NOTE
Test conditions are: pin voltage 1.7 V–1.95 V, capacitance 15 pF for all pins
(both DDR and non-DDR pins), drive strength is high (7.2 mA). “High” is
defined as 80% of signal value and “l(fā)ow” is defined as 20% of signal value.
SDR SDRAM CLK parameters are measured from the 50% point—that is,
“high” is defined as 50% of signal value, and “l(fā)ow” is defined as 50% of
signal value. tCH + tCL will not exceed 7.5 ns for 133 MHz. DDR SDRAM
CLK parameters are measured at the crossing point of SDCLK and SDCLK
(inverted clock).
The timing parameters are similar to the ones used in SDRAM data sheets.
Table 36 indicates SDRAM requirements. All output signals are driven by
the ESDCTL at the negative edge of SDCLK, and the parameters are
measured at maximum memory frequency.
Figure 29. SDRAM Refresh Timing Diagram
Table 37. SDRAM Refresh Timing Parameters
ID
Parameter
Symbol
Min.
Max.
Unit
SD1
SDRAM clock high-level width
tCH
3.4
4.1
ns
SD2
SDRAM clock low-level width
tCL
3.4
4.1
ns
SD3
SDRAM clock cycle time
tCK
7.5
—
ns
SD6
Address setup time
tAS
1.8
—
ns
CS
CAS
WE
RAS
ADDR
BA
ROW/BA
SD6
SD7
SD11
SD10
SDCLK
SD1
SD2
SDCLK
SD3
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PDF描述
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