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參數(shù)資料
| 型號： | MD80C52TXXX-25SCD |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | 0.600 INCH, CERAMIC, DIP-40 |
| 文件頁數(shù)： | 356/395頁 |
| 文件大小： | 9022K |
| 代理商： | MD80C52TXXX-25SCD |
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63
ATmega64A [DATASHEET]
8160D–AVR–02/2013
Note:
1. n = 3, 2, 1or 0.
When changing the ISCn1/ISCn0 bits, the interrupt must be disabled by clearing its Interrupt Enable bit in the
EIMSK Register. Otherwise an interrupt can occur when the bits are changed.
13.1.2
EICRB – External Interrupt Control Register B
Bits 7:0 – ISC71, ISC70 - ISC41, ISC40: External Interrupt 7 - 4 Sense Control Bits
The External Interrupts 7 - 4 are activated by the external pins INT7:4 if the SREG I-flag and the corresponding
interrupt mask in the EIMSK is set. The level and edges on the external pins that activate the interrupts are defined
in Table 13-3. The value on the INT7:4 pins are sampled before detecting edges. If edge or toggle interrupt is
selected, pulses that last longer than one clock period will generate an interrupt. Shorter pulses are not guaranteed
to generate an interrupt. Observe that CPU clock frequency can be lower than the XTAL frequency if the XTAL
divider is enabled. If low level interrupt is selected, the low level must be held until the completion of the currently
executing instruction to generate an interrupt. If enabled, a level triggered interrupt will generate an interrupt
request as long as the pin is held low.
Note:
1. n = 7, 6, 5 or 4.
When changing the ISCn1/ISCn0 bits, the interrupt must be disabled by clearing its Interrupt Enable bit in the
EIMSK Register. Otherwise an interrupt can occur when the bits are changed.
13.1.3
EIMSK – External Interrupt Mask Register
Table 13-1.
Interrupt Sense Control(1)
ISCn1
ISCn0
Description
0
The low level of INTn generates an interrupt request.
01
Reserved
1
0
The falling edge of INTn generates asynchronously an interrupt request.
1
The rising edge of INTn generates asynchronously an interrupt request.
Table 13-2.
Asynchronous External Interrupt Characteristics
Symbol
Parameter
Condition
Min
Typ
Max
Units
tINT
Minimum pulse width for asynchronous
External Interrupt
50
ns
Bit
765
43210
ISC71
ISC70
ISC61
ISC60
ISC51
ISC50
ISC41
ISC40
EICRB
Read/Write
R/W
Initial Value
000
00000
Table 13-3.
Interrupt Sense Control
ISCn1
ISCn0
Description
0
The low level of INTn generates an interrupt request.
0
1
Any logical change on INTn generates an interrupt request
1
0
The falling edge between two samples of INTn generates an interrupt request.
1
The rising edge between two samples of INTn generates an interrupt request.
Bit
7654
3210
INT7
INT6
INT5
INT4
INT3
INT2
INT1
INT0
EIMSK
Read/Write
R/W
Initial Value
0000
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MD80C52CXXX-12SHXXX | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| MR80C52XXX-16P883 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| MF280C51-12R | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP44 |
| M43C505F | 4-BIT, MROM, 2 MHz, MICROCONTROLLER |
| MQ80C32-20/883R | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MD80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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