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參數(shù)資料
| 型號： | MK1705A |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/6頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN ATI LOW EMI 8-SOIC |
| 標(biāo)準(zhǔn)包裝： | 97 |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 167MHz |
| 除法器/乘法器： | 無/是 |
| 電源電壓： | 3 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 8-SOIC |
| 包裝： | 管件 |
DATASHEET
ATI LOW EMI CLOCK GENERATOR
MK1705A
IDT ATI LOW EMI CLOCK GENERATOR
1
MK1705A
REV E 101308
Description
The MK1705A generates a low EMI output clock from a
clock or crystal input. The part is designed to dither the LCD
interface clock or other clocks for ATI’s flat panel graphics
controllers. The MK1705A uses IDT’s proprietary mixture of
analog and digital Phase Locked Loop (PLL) technology to
synthesize the frequency. It also uses IDT’s patented
technique to spread the frequency spectrum of the output,
thereby reducing the frequency amplitude peaks by several
dB.
The MK1705A is designed to have the output spread
centered around the input frequency. Refer to the MK1704A
for spreading down from the input frequency or the
MK1714-0x for a crystal input and the widest selection of
spread rates and multipliers.
IDT offers many other clocks for computers and computer
peripherals. Consult IDT when you need to remove crystals
and oscillators from your board.
Note: When changing input frequency, the LEE pin must be
set low for a minimum of 10
S to allow the PLL to lock to the
new frequency. Alternatively, the PD pin maybe be set low
while changing frequencies.
Features
8-pin SOIC package
Provides a spread spectrum output clock
Supports ATI’s flat panel controllers
Accepts a clock input, provides same frequency dithered
output
Good for all VGA modes from 40 to 167 MHz
Peak reduction by 7 dB - 14 dB typical on 3rd - 19th odd
harmonics
Low EMI feature can be disabled
Operating voltage of 3.3 V or 5 V
Advanced, low power CMOS process
Block Diagram
Input
Buffer
PLL Clock
Synthesis
and Spread
Spectrum
Circuitry
CLK
S1:0
2
VDD
GND
Low EMI Enable
Power Down
Input Clock
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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