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參數(shù)資料
| 型號(hào)： | MK2304S-1I |
| 元件分類： | 時(shí)鐘及定時(shí) |
| 英文描述： | 2304 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| 封裝： | 0.150 INCH, SOIC-8 |
| 文件頁數(shù)： | 5/7頁 |
| 文件大?。?/td> | 151K |
| 代理商： | MK2304S-1I |
Zero Delay, Low Skew Buffer
MK2304-1 B
5
Revision 060605
Integrated Circuit Systems, Inc.
● 525 Race Street, San Jose, CA 95126 ● tel (408) 297-1201 ● www.icst.com
MK2304-1
VDD = 3.3V ±10%, Industrial Temperature -40 to +85° C
Skew from Output Bank A to
Output Bank B
All outputs equally
loaded
400
ps
Delay CLKIN Rising Edge to
FBIN Rising Edge
Measured at VDD/2
±250
ps
Maximum Absolute Jitter
300
ps
Cycle to Cycle Jitter
30 pF loads
66.67 MHz outputs
400
ps
15pF loads
66.67 MHz outputs
375
ps
PLL Lock Time
tLOCK
Stable power supply,
valid clocks on CLKIN,
FBIN
1ms
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Output Frequency,
FBIN to CLKA1,
30 pF Load
10
100
MHz
Output Frequency,
FBIN to CLKA1,
15 pf Load
10
133
MHz
Output Rise Time
tOR
0.8 to 2.0 V, CL=30 pF
2.5
ns
Output Rise Time
tOR
0.8 to 2.0 V, CL=15 pF
1.5
ns
Output Fall Time
tOF
0.8 to 2.0 V, CL=30 pF
2.5
ns
Output Fall Time
tOF
0.8 to 2.0 V, CL=15 pF
1.5
ns
Output Clock Duty Cycle
At 1.4 V, CL=30 pf
40
50
60
%
Output Clock Duty Cycle
At 1.4 V, CL=15 pf
45
50
55
%
Device to Device skew, equally
loaded
Rising edges at VDD/2
500
ps
Output to Output skew, equally
loaded, On same bank
Rising edges at VDD/2
FIN=100 MHz
200
ps
Skew from Output Bank A to
Output Bank B
All outputs equally
loaded
400
ps
Delay CLKIN Rising Edge to
FBIN Rising Edge
Measured at VDD/2
±250
ps
Maximum Absolute Jitter
300
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
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