參數(shù)資料
型號： MM912G634CV1AE
廠商： Freescale Semiconductor
文件頁數(shù)： 226/349頁
文件大?。?/td> 0K
描述： IC 48KS12 LIN2XLS/HS ISENSE
標準包裝： 250
應(yīng)用： 自動
核心處理器： HCS12
程序存儲器類型： 閃存（48 kB）
控制器系列： HCS12
RAM 容量： 2K x 8
接口： LIN
電源電壓： 5.5 V ~ 27 V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP 裸露焊盤
包裝： 托盤
供應(yīng)商設(shè)備封裝： 48-LQFP 裸露焊盤（7x7）
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MM912_634 Advance Information, Rev. 10.0
Freescale Semiconductor
301
5.40.3.2.1
Flash Clock Divider Register (FCLKDIV)
The FCLKDIV register is used to control timed events in program and erase algorithms.
All bits in the FCLKDIV register are readable, bit 7 is not writable, bit 6 is write-once-hi and controls the writability of the FDIV field.
CAUTION
The FCLKDIV register must never be written to while a Flash command is executing
(CCIF=0). The FCLKDIV register is writable during the Flash reset sequence even though
CCIF is clear.
Table 415. Flash Clock Divider Register (FCLKDIV)
76
543
21
0
RFDIVLD
FDIVLCK
FDIV[5:0]
W
Reset
0
000
00
0
= Unimplemented or Reserved
Table 416. FCLKDIV Field Descriptions
Field
Description
7
FDIVLD
Clock Divider Loaded
0
FCLKDIV register has not been written since the last reset
1
FCLKDIV register has been written since the last reset
6
FDIVLCK
Clock Divider Locked
0
FDIV field is open for writing
1
FDIV value is locked and cannot be changed. Once the lock bit is set high, only reset can clear this bit and restore
writability to the FDIV field.
5–0
FDIV[5:0]
Clock Divider Bits
— FDIV[5:0] must be set to effectively divide BUSCLK down to 1 MHz to control timed events during Flash
program and erase algorithms. Table 417 shows recommended values for FDIV[5:0] based on the BUSCLK frequency. Please
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