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參數(shù)資料
| 型號(hào)： | MPC566MVR56 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388 |
| 封裝： | 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388 |
| 文件頁(yè)數(shù)： | 860/1387頁(yè) |
| 文件大小： | 18462K |
| 代理商： | MPC566MVR56 |
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MOTOROLA
Chapter 13. Queued Analog-To-Digital Converter (QADC64E)
13-17
Programming the QADC64E Registers
a port data register read is the value of the multiplexed address latches which drive
MA[2:0], regardless of the data direction setting.
13.2.5 Control Register 0
Control Register 0 is used to define whether external multiplexing is enabled, assign
external triggers to the conversion queues and to sets up the QCLK prescaler parameter
field. All of the implemented control register fields can be read or written but reserved
fields read zero and writes have no effect. Typically, they are written once when software
initializes the QADC64E and are not changed afterwards.
MSB
0
12
3456
789
10
11
12
13
14
LSB
15
DDQ
A7
DDQ
A6
DDQ
A5
DDQ
A4
DDQ
A3
DDQ
A2
DDQ
A1
DDQ
A0
DDQ
B7
DDQ
B6
DDQ
B5
DDQ
B4
DDQ
B3
DDQ
B2
DDQ
B1
DDQB
0
RESET:
00
0000
0
Figure 13-9. DDRQA — Port A Data Direction Register 0x30 4808, 0x30 4C08
DDRQB — Port B Data Direction Register 0x30 4809, 0x30 4C09
MSB
0
12
3456
789
10
11
12
13
14
LSB
15
MUX
RESERVED
TRG
RESERVED
PRESCALER
RESET:
00
0000
0100
1
Figure 13-10. QACR0 — Control Register 0 0x30 480A, 0x30 4C0A
Table 13-8. QACR0 Bit Descriptions
Bit(s)
Name
Description
0
MUX
Externally Multiplexed Mode — The MUX bit allows the software to select the externally
multiplexed mode, which affects the interpretation of the channel numbers and forces the
MA[0], MA[1] and MA[2] pins to be outputs.
0 Internally multiplexed, 40 possible channels
1 Externally multiplexed, up to 65 possible channels
See Table 13-4
1:2
—
Reserved
3
TRG
Trigger Assignment — The TRG bit allows the software to assign the ETRIG[2:1] pins to
queue 1 and queue 2.Refer to Section 13.6.2, “External Trigger Input Pins.”
0 ETRIG[1] triggers queue 1, ETRIG[2] triggers queue 2
1 ETRIG[1] triggers queue 2, ETRIG[2] triggers queue 1
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