參數(shù)資料
型號(hào)： MPC8343CVRAGDB
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 400 MHz, MICROPROCESSOR, PBGA620
封裝： 29 X 29 MM, 2.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-620
文件頁(yè)數(shù)： 5/79頁(yè)
文件大小： 992K
代理商： MPC8343CVRAGDB
MPC8343EA PowerQUICC II Pro Integrated Host Processor Hardware Specifications, Rev. 10
Freescale Semiconductor
13
RESET Initialization
5.1
RESET DC Electrical Characteristics
Table 9 provides the DC electrical characteristics for the RESET pins of the MPC8343EA.
5.2
RESET AC Electrical Characteristics
Table 10 provides the reset initialization AC timing specifications of the MPC8343EA.
Table 9. RESET Pins DC Electrical Characteristics1
Parameter
Symbol
Condition
Min
Max
Unit
Input high voltage
VIH
—2.0
OVDD +0.3
V
Input low voltage
VIL
—–0.3
0.8
V
Input current
IIN
——
±5
μA
Output high voltage2
VOH
IOH = –8.0 mA
2.4
—
V
Output low voltage
VOL
IOL = 8.0 mA
—
0.5
V
Output low voltage
VOL
IOL = 3.2 mA
—
0.4
V
Notes:
1. This table applies for pins PORESET, HRESET, SRESET, and QUIESCE.
2. HRESET and SRESET are open drain pins, thus VOH is not relevant for those pins.
Table 10. RESET Initialization Timing Specifications
Parameter
Min
Max
Unit
Notes
Required assertion time of HRESET or SRESET (input) to activate reset flow
32
—
tPCI_SYNC_IN
1
Required assertion time of PORESET with stable clock applied to CLKIN when the
MPC8343EA is in PCI host mode
32
—
tCLKIN
2
Required assertion time of PORESET with stable clock applied to PCI_SYNC_IN
when the MPC8343EA is in PCI agent mode
32
—
tPCI_SYNC_IN
1
HRESET/SRESET assertion (output)
512
—
tPCI_SYNC_IN
1
HRESET negation to SRESET negation (output)
16
—
tPCI_SYNC_IN
1
Input setup time for POR configuration signals (CFG_RESET_SOURCE[0:2] and
CFG_CLKIN_DIV) with respect to negation of PORESET when the MPC8343EA is
in PCI host mode
4—
tCLKIN
2
Input setup time for POR configuration signals (CFG_RESET_SOURCE[0:2] and
CFG_CLKIN_DIV) with respect to negation of PORESET when the MPC8343EA is
in PCI agent mode
4—
tPCI_SYNC_IN
1
Input hold time for POR configuration signals with respect to negation of HRESET
0—
ns
—
Time for the MPC8343EA to turn off POR configuration signals with respect to the
assertion of HRESET
—4
ns
3
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PDF描述
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參數(shù)描述
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