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參數(shù)資料
| 型號： | MPC8533VTARFB |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 1067 MHz, RISC PROCESSOR, PBGA783 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-783 |
| 文件頁數(shù)： | 108/116頁 |
| 文件大?。?/td> | 1277K |
| 代理商： | MPC8533VTARFB |
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MPC8533E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 2
Freescale Semiconductor
91
Clocking
19.3
e500 Core PLL Ratio
Table 61 describes the clock ratio between the e500 core complex bus (CCB) and the e500 core clock. This
ratio is determined by the binary value of LBCTL, LALE, and LGPL2 at power up, as shown in Table 61.
19.4
PCI Clocks
For specifications on the PCI_CLK, refer to the PCI 2.2 Local Bus Specifications.
The use of PCI_CLK is optional if SYSCLK is in the range of 33–66 MHz. If SYSCLK is outside this
range then use of PCI_CLK is required as a separate PCI clock source, asynchronous with respect to
SYSCLK.
Table 60. CCB Clock Ratio
Binary Value of
LA[28:31] Signals
CCB:SYSCLK Ratio
Binary Value of
LA[28:31] Signals
CCB:SYSCLK Ratio
0000
16:1
1000
8:1
0001
Reserved
1001
9:1
0010
Reserved
1010
10:1
0011
3:1
1011
Reserved
0100
4:1
1100
12:1
0101
5:1
1101
Reserved
0110
6:1
1110
Reserved
0111
Reserved
1111
Reserved
Table 61. e500 Core to CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
000
4:1
100
2:1
001
Reserved
101
5:2
010
Reserved
110
3:1
011
3:2
111
7:2
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PDF描述 |
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