參數(shù)資料
型號(hào)： MPC8540CVT667JC
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 15/104頁(yè)
文件大?。?/td> 0K
描述： MPU POWERQUICC III 783FCPBGA
標(biāo)準(zhǔn)包裝： 36
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 667MHz
電壓： 1.2V
安裝類型： 表面貼裝
封裝/外殼： 784-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
包裝： 托盤(pán)
MPC8540 Integrated Processor Hardware Specifications, Rev. 4.1
18
Freescale Semiconductor
DDR SDRAM
Figure 4. DDR SDRAM Interface Input Timing
6.2.2 DDR SDRAM Output AC Timing Specifications
For chip selects MCS1 and MCS2, there will always be at least 200 DDR memory clocks coming out of
self-refresh after an HRESET before a precharge occurs. This will not necessarily be the case for chip
selects MCS0 and MCS3.
6.2.2.1
DLL Enabled Mode
Table 16 and Table 17 provide the output AC timing specifications and measurement conditions for the
DDR SDRAM interface with the DDR DLL enabled.
Table 16. DDR SDRAM Output AC Timing Specifications–DLL Mode
At recommended operating conditions with GVDD of 2.5 V ± 5%.
Parameter
Symbol 1
Min
Max
Unit
Notes
MCK[n] cycle time, (MCK[n]/MCK[n] crossing)
tMCK
610
ns
2
On chip Clock Skew
tMCKSKEW
—
150
ps
3, 8
MCK[n] duty cycle
tMCKH/tMCK
45
55
%
8
ADDR/CMD output valid
tDDKHOV
—3
ns
4, 9
ADDR/CMD output invalid
tDDKHOX
1—
ns
4, 9
Write CMD to first MDQS capture edge
tDDSHMH
tMCK + 1.5
tMCK + 4.0
ns
5
MDQ/MECC/MDM output setup with respect to
MDQS
333 MHz
266 MHz
200 MHz
tDDKHDS,
tDDKLDS
900
1100
1200
—ps
6, 9
MDQ/MECC/MDM output hold with respect to
MDQS
333 MHz
266 MHz
200 MHz
tDDKHDX,
tDDKLDX
900
1100
1200
—ps
6, 9
MDQS preamble start
tDDSHMP
0.75
× t
MCK + 1.5
0.75
× t
MCK + 4.0
ns
7, 8
MDQS[n]
MDQ[n]
tDISKEW
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PDF描述
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