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參數(shù)資料
| 型號： | MPC9608ACR2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 13/13頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER ZD 1:10 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | 零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:10 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
MPC9608 REVISION 4 JANUARY 7, 2013
9
2013 Integrated Device Technology, Inc.
MPC9608 Data Sheet
1:10 LVCMOS ZERO DELAY CLOCK BUFFER
Figure 9. Output-to-Output Skew tSK(O)
The pin-to-pin skew is defined as the worst case difference in propagation delay between
any similar delay path within a single device.
VCC
VCC 2
GND
VCC
VCC 2
GND
tSK(O)
VCC
VCC 2
GND
VCC
VCC 2
GND
t()
CCLK
FB_IN
Figure 10. Propagation Delay (tPD, static phase offset)
Test Reference
The time from the PLL controlled edge to the non controlled edge, divided by the time between
PLL controlled edges, expressed as a percentage.
VCC
VCC2
GND
tP
T0
DC = tP/T0 x 100%
Figure 11. Output Duty Cycle (DC)
Figure 12. I/O Jitter
The deviation in t0 for a controlled edge with respect to a t0 mean in a random sample
of cycles.
TJIT() = |T0 - T1 mean|
CCLK
FB_IN
Figure 13. Cycle-to-Cycle Jitter
The variation in cycle time of a signal between adjacent cycles, over a random sample of
adjacent cycle pairs.
TN
TJIT(CC) = |TN -TN + 1|
TN + 1
Figure 14. Period Jitter
The deviation in cycle time of a signal with respect to the ideal period over a random sample
of cycles.
TJIT(PER) = |TN - 1/f0|
T0
Figure 15. Output Transition Time Test Reference
tF
tR
VCC =3.3 V
2.4
0.55
Figure 16. Setup and Hold Time (ts, tH) Test Reference
VCC
GND
ts
CCLK
CLK_STOP
VCC
GND
tH
VCC 2
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