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參數(shù)資料
| 型號： | MPC9608ACR2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 9/13頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER ZD 1:10 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | 零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:10 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
MPC9608 REVISION 4 JANUARY 7, 2013
5
2013 Integrated Device Technology, Inc.
MPC9608 Data Sheet
1:10 LVCMOS ZERO DELAY CLOCK BUFFER
Table 7. AC Characteristics (VCC = 3.3 V 5%, TA = -40 to 85C)(1)
1. AC characteristics apply for parallel output termination of 50
to VTT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
fREF
Input reference frequency in PLL mode(2)
F_RANGE = 00
F_RANGE = 01
F_RANGE = 10
F_RANGE = 11
Input reference frequency in PLL bypass mode(3)
2. PLL mode requires PLL_EN = 0 to enable the PLL and zero-delay operation.
3. In bypass mode, the MPC9608 divides the input reference clock.
100
50
25
12.5
0
200
100
50
25
200
MHz
fmax
Output Frequency(4)
F_RANGE = 00
F_RANGE = 01
F_RANGE = 10
F_RANGE = 11
4. Applies for bank A and for bank B if BSEL = 0. If BSEL = 1, the minimum and maximum output frequency of bank B is divided by two.
100
50
25
12.5
200
100
50
25
MHz
BSEL = 0
tPW, MIN
Reference Input Pulse Width(5)
5. Calculation of reference duty cycle limits: DCREF, MIN =tPW,MIN * fREF *100% and DCREF,MAX = 100% – DCREF,MIN. For example, at
fREF = 100 MHz the input duty cycle range is 20% < DC < 80%.
2.0
ns
tr, tf
CCLK Input Rise/Fall Time
1.0
ns
0.8 V to 2.0 V
t()
Propagation Delay (SPO) CCLK to FB_IN
fREF = 100 MHz and above
fREF = 12.5 MHz to 100 MHz
-175
-1.75% of
tPER
+175
+1.75% of tPER
ps
PLL Locked
tSK(o)
Output-to-Output Skew
Within a bank
Bank-to-bank
All outputs, including QFB
80
100
150
ps
DC
Output Duty Cycle
45
50
55
%
tr, tf
Output Rise/Fall Time
0.1
1.0
ns
0.55 V to 2.4 V
tPLZ, HZ
Output Disable Time
10
ns
tPZL, LZ
Output Enable Time
10
ns
tJIT(CC)
Cycle-to-cycle Jitter
150
ps
BSEL = 0
tJIT(PER)
Period Jitter
150
ps
BSEL = 0
tJIT()
I/O Phase Jitter
RMS (1
)
125
ps
BSEL = 0
BW
PLL closed loop bandwidth(6)
F_RANGE = 00
F_RANGE = 01
F_RANGE = 10
F_RANGE = 11
6. -3 dB point of PLL transfer characteristics.
7 – 15
2 – 7
1 – 3
0.5 – 1.3
MHz
tLOCK
Maximum PLL Lock Time
10
ms
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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