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參數(shù)資料
| 型號(hào)： | MPC9894 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Quad Input Redundant IDCS Clock Generator |
| 中文描述： | 四路輸入冗余IDC機(jī)房，時(shí)鐘發(fā)生器 |
| 文件頁數(shù)： | 2/28頁 |
| 文件大小： | 367K |
| 代理商： | MPC9894 |
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Advanced Clock Drivers Devices
Freescale Semiconductor
2
MPC9894
DEVICE DESCRIPTION
Figure 1. MPC9894 Block Diagram
Table 1. Pin Configurations
Pin
I/O
Type
Function
Supply
Active State
Clock Inputs and Outputs
CLK0, CLK0
CLK1, CLK1
CLK2, CLK2
CLK3, CLK3
Input
LVPECL
PLL reference clock inputs (differential)
(internal pulldown)
V
DDIC
—
FB_IN, FB_IN
Input
LVPECL
PLL feedback signal input (differential). When configured for external
feedback, the QFB output should be connected to FB_IN. (internal
pulldown)
V
DDIC
—
QA[1:0], QA[1:0]
Output
LVPECL
Bank A differential outputs
V
DDAB
—
QB[1:0], QB[1:0]
Output
LVPECL
Bank B differential outputs
V
DDAB
—
QC[1:0], QC[1:0]
Output
LVPECL
Bank C differential outputs
V
DDCD
—
QD[1:0], QD[1:0]
Output
LVPECL
Bank D differential outputs
V
DDCD
—
QFB, QFB
Output
LVPECL
Differential PLL feedback output. QFB must be connected to FB_IN for
correct operation
V
DDCD
—
÷
M/P
÷
P
÷
P
÷
2,
÷
4,
÷
8,
÷
16
÷
2,
÷
4,
÷
8,
÷
16
÷
2,
÷
4,
÷
8,
÷
16
÷
2,
÷
4,
÷
8,
÷
16
IDCS
PLL
340 – 680 MHz
FB
Comp
f
comp
1
0
I
2
C Interface
Control Logic
CLK0
CLK1
CLK0
FB_IN
FB_IN
CLK1
CLK2
CLK2
CLK3
CLK3
EX_FB_SEL
CLK_VALID[3:0]
CLK_ALARM_RST
PLL_BYPASS
SCL
SDA
ADDR[0:2]
MBOOT
MEDIA
PRESET
MR
JTAG[4:0]
PLL_TST[2:0]
TPA
MSTROUT_EN
QA0
QA0
QA1
QA1
QB0
QB0
QB1
QB1
QC0
QC0
QC1
QC1
QD0
QD0
QD1
QD1
QFB
QFB
SEL_STAT[1:0]
CLK_STAT[3:0]
00
01
10
11
INT
BUSY
LOCK
相關(guān)PDF資料 |
PDF描述 |
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| MPD200 | silicon diode |
| MPD201 | silicon diode |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MPC991 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:LOW VOLTAGE PLL CLOCK DRIVER |
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