參數(shù)資料
型號： MQ83C154CXXX-30P883R
廠商： TEMIC SEMICONDUCTORS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CQFP44
文件頁數(shù)： 907/1185頁
文件大?。?/td> 5451K
代理商： MQ83C154CXXX-30P883R
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748
SAM9G45 [DATASHEET]
6438K–ATARM–12-Feb-13
a.
Read the channel register to choose an available (disabled) channel.
b.
Clear any pending interrupts on the channel from the previous DMAC transfer by reading the
DMAC_EBCISR register.
c.
For every block of data repeat the following procedure:
d.
Program the channel registers in the Memory for the first descriptor. This descriptor will be word ori-
ented. This descriptor is referred to as LLI_W(n) standing for LLI word oriented transfer for block n.
e.
The LLI_W(n).DMAC_SADDRx field in memory must be set with the starting address of the
HSMCI_FIFO address.
f.
The LLI_W(n).DMAC_DADDRx field in the memory must be word aligned.
g.
Program LLI_W(n).DMAC_CTRLAx with the following field’s values:
–DST_WIDTH is set to WORD.
–SRC_WIDTH is set to WORD.
–SCSIZE must be set according to the value of HSMCI_DMA, CHKSIZE field.
–BTSIZE is programmed with block_length/4. If BTSIZE is zero, this descriptor is skipped later.
h.
Program LLI_W(n).DMAC_CTRLBx with the following field’s values:
–DST_INCR is set to INCR.
–SRC_INCR is set to INCR.
–FC field is programmed with peripheral to memory flow control mode.
–SRC_DSCR is set to 0 (descriptor fetch is enabled for the SRC).
–DST_DSCR is set to TRUE (descriptor fetch is disabled for the DST).
–DIF and SIF are set with their respective layer ID. If SIF is different from DIF, the DMA Controller is
able to prefetch data and write HSMCI simultaneously.
i.
Program LLI_W(n).DMAC_CFGx register for channel x with the following field’s values:
–FIFOCFG defines the watermark of the DMA channel FIFO.
–DST_REP is set to zero. Address are contiguous.
–SRC_H2SEL is set to true to enable hardware handshaking on the destination.
–SRC_PER is programmed with the hardware handshaking ID of the targeted HSMCI Host
Controller.
j.
Program LLI_W(n).DMAC_DSCRx with the address of LLI_B(n) descriptor. And set the DSCRx_IF to
the AHB Layer ID. This operation actually links the Word oriented descriptor on the second byte ori-
ented descriptor. When block_length[1:0] is equal to 0 (multiple of 4) LLI_W(n).DMAC_DSCRx points
to 0, only LLI_W(n) is relevant.
k.
Program the channel registers in the Memory for the second descriptor. This descriptor will be byte
oriented. This descriptor is referred to as LLI_B(n), standing for LLI Byte oriented.
l.
The LLI_B(n).DMAC_SADDRx field in memory must be set with the starting address of the
HSMCI_FIFO address.
m. The LLI_B(n).DMAC_DADDRx is not relevant if previous word aligned descriptor was enabled. If 1, 2
or 3 bytes are transferred, that address is user defined and not word aligned.
n.
Program LLI_B(n).DMAC_CTRLAx with the following field’s values:
–DST_WIDTH is set to BYTE.
–SRC_WIDTH is set to BYTE.
–SCSIZE must be set according to the value of HSMCI_DMA, CHKSIZE field.
–BTSIZE is programmed with block_length[1:0]. (last 1, 2, or 3 bytes of the buffer).
o.
Program LLI_B(n).DMAC_CTRLBx with the following field’s values:
– DST_INCR is set to INCR.
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