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參數(shù)資料
| 型號： | MR80C32-20:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 55/352頁 |
| 文件大?。?/td> | 7093K |
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148
8154B–AVR–07/09
ATmega16A
19.2.1
AVR USART vs. AVR UART – Compatibility
The USART is fully compatible with the AVR UART regarding:
Bit locations inside all USART Registers
Baud Rate Generation
Transmitter Operation
Transmit Buffer Functionality
Receiver Operation
However, the receive buffering has two improvements that will affect the compatibility in some
special cases:
A second Buffer Register has been added. The two Buffer Registers operate as a circular
FIFO buffer. Therefore the UDR must only be read once for each incoming data! More
important is the fact that the Error Flags (FE and DOR) and the 9th data bit (RXB8) are
buffered with the data in the receive buffer. Therefore the status bits must always be read
before the UDR Register is read. Otherwise the error status will be lost since the buffer state
is lost.
The receiver Shift Register can now act as a third buffer level. This is done by allowing the
received data to remain in the serial Shift Register (see Figure 19-1) if the Buffer Registers
are full, until a new start bit is detected. The USART is therefore more resistant to Data
OverRun (DOR) error conditions.
The following control bits have changed name, but have same functionality and register location:
CHR9 is changed to UCSZ2
OR is changed to DOR
19.3
Clock Generation
The clock generation logic generates the base clock for the Transmitter and Receiver. The
USART supports four modes of clock operation: Normal Asynchronous, Double Speed Asyn-
chronous, Master Synchronous and Slave Synchronous mode. The UMSEL bit in USART
Control and Status Register C (UCSRC) selects between asynchronous and synchronous oper-
ation. Double Speed (Asynchronous mode only) is controlled by the U2X found in the UCSRA
Register. When using Synchronous mode (UMSEL = 1), the Data Direction Register for the XCK
pin (DDR_XCK) controls whether the clock source is internal (Master mode) or external (Slave
mode). The XCK pin is only active when using Synchronous mode.
Figure 19-2 shows a block diagram of the clock generation logic.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IF283C154XXX-30D | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, PQFP44 |
| IR80C52EXXX-36:R | 8-BIT, MROM, 36 MHz, MICROCONTROLLER, CQCC44 |
| R83C154DXXX-12R | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQCC44 |
| MR80C32E-12SBR | 8-BIT, 12 MHz, MICROCONTROLLER, CQCC44 |
| IQ80C52EXXX-12D | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MR80C32-30 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| MR80C32-36 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| MR80C51BH | 制造商:ROCHESTER 制造商全稱:ROCHESTER 功能描述:CMOS SINGLE - CHIP 8-BIT MICROCOMPUTER 64K program Memory Space |
| MR80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
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