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參數(shù)資料
| 型號： | MR80C52XXX-16P883 |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 文件頁數(shù)： | 98/290頁 |
| 文件大小： | 4178K |
| 代理商： | MR80C52XXX-16P883 |
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Instruction Cycle Times
ARM DDI 0165B
Copyright 2000 ARM Limited. All rights reserved.
8-27
8.14
Load multiple registers
A load multiple (LDM) takes several cycles to execute, depending on the number of
registers transferred and whether the PC is in the list of registers transferred.
1.
During the first cycle, the ARM9E-S calculates the address of the first word to be
transferred, while performing an instruction prefetch.
2.
During the second and subsequent cycles, ARM9E-S reads the data requested in
the previous cycle and calculates the address of the next word to be transferred.
The new value for the base register is calculated.
When a Data Abort occurs, the instruction continues to completion. The ARM9E-S
prevents all register writing after the abort. The ARM9E-S restores the modified base
pointer (which the load activity before the abort occurred might have overwritten).
When the PC is in the list of registers to be loaded, the ARM9E-S invalidates the current
contents of the instruction pipeline. The PC is always the last register to be loaded, so
an abort at any point prevents the PC from being overwritten.
Note
LDM
with destination = PC cannot be executed in Thumb state. However,
POP{Rlist, PC}
equates to an LDM with destination = PC.
8.14.1
Interlocks
An LDM instruction can cause an interlock if a following instruction is dependent on the
last data value transferred. This is similar to the interlock cases present with a single
word register load. There is an exception to this case for a single-word LDM where, due
to the presence of an idle cycle at the end of a single-word LDM, no interlock condition
exists.
For example, the following sequence incurs a single-cycle interlock:
LDMIA r0, {r1-r2}
ADD
r3, r2, r4
The following sequence incurs a single-cycle interlock:
LDMIA r0, {r1-r2}
STR
r2, [r3]
The following sequence does not incur an interlock:
LDMIA r0, {r1}
STR
r1, [r2]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MF280C51-12R | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP44 |
| M43C505F | 4-BIT, MROM, 2 MHz, MICROCONTROLLER |
| MQ80C32-20/883R | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C52EXXX-25SBR | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| MD83C154DTXXX-12P883D | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MR80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MR80C86/B | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Harris Corporation 功能描述:Microprocessor, 16 Bit, 44 Pin, Ceramic, LCC |
| MR80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MR80C86-2/883 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MR80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 80C86 16BIT CMOS 8MHZ 44PLCC - Rail/Tube |
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