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參數(shù)資料
| 型號(hào)： | MR83C154TXXX-12/883R |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁(yè)數(shù)： | 86/344頁(yè) |
| 文件大小： | 4745K |
| 代理商： | MR83C154TXXX-12/883R |
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176
AT90PWM216/316 [DATASHEET]
7710H–AVR–07/2013
Table 17-1 contains equations for calculating the baud rate (in bits per second) and for calculating the UBRR value
for each mode of operation using an internally generated clock source.
Note:
1. The baud rate is defined to be the transfer rate in bit per second (bps)
BAUD
Baud rate (in bits per second, bps).
fclk
io
System I/O Clock frequency.
UBRR
Contents of the UBRRH and UBRRL Registers, (0-4095).
Some examples of UBRR values for some system clock frequencies are found in Table 17-9 (see page 196).
17.3.2
Double Speed Operation (U2X)
The transfer rate can be doubled by setting the U2X bit in UCSRA. Setting this bit only has effect for the asynchro-
nous operation. Set this bit to zero when using synchronous operation.
Setting this bit will reduce the divisor of the baud rate divider from 16 to 8, effectively doubling the transfer rate for
asynchronous communication. Note however that the Receiver will in this case only use half the number of sam-
ples (reduced from 16 to 8) for data sampling and clock recovery, and therefore a more accurate baud rate setting
and system clock are required when this mode is used. For the Transmitter, there are no downsides.
17.3.3
External Clock
External clocking is used by the synchronous slave modes of operation. The description in this section refers to
Figure 17-2 for details.
External clock input from the XCK pin is sampled by a synchronization register to minimize the chance of meta-sta-
bility. The output from the synchronization register must then pass through an edge detector before it can be used
by the Transmitter and Receiver. This process introduces a two CPU clock period delay and therefore the maxi-
mum external XCK clock frequency is limited by the following equation:
Note that
fclk
io depends on the stability of the system clock source. It is therefore recommended to add some mar-
gin to avoid possible loss of data due to frequency variations.
17.3.4
Synchronous Clock Operation
When synchronous mode is used (UMSEL = 1), the XCK pin will be used as either clock input (Slave) or clock out-
put (Master). The dependency between the clock edges and data sampling or data change is the same. The basic
Table 17-1.
Equations for Calculating Baud Rate Register Setting
Operating Mode
Equation for Calculating Baud
Rate(1)
Equation for Calculating UBRR
Value
Asynchronous Normal mode
(U2X = 0)
Asynchronous Double Speed
mode (U2X = 1)
Synchronous Master mode
BAUD
f
CLKio
16 UBRRn
1
+
------------------------------------------
=
UBRRn
f
CLKio
16BAUD
------------------------
1
–
=
BAUD
f
CLKio
8 UBRRn
1
+
---------------------------------------
=
UBRRn
f
CLKio
8BAUD
--------------------
1
–
=
BAUD
f
CLKio
2 UBRRn
1
+
---------------------------------------
=
UBRRn
f
CLKio
2BAUD
--------------------
1
–
=
f
XCKn
f
CLKio
4
----------------
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參數(shù)描述 |
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