參數(shù)資料
型號： MSC7116VF1000
廠商： Freescale Semiconductor
文件頁數(shù)： 24/60頁
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描述： DSP 16BIT W/DDR CTRLR 400-MAPBGA
標(biāo)準(zhǔn)包裝： 90
系列： StarCore
類型： 定點(diǎn)
接口： 主機(jī)接口，I²C，UART
時鐘速率： 266MHz
非易失內(nèi)存： ROM（8 kB）
芯片上RAM： 400kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA
供應(yīng)商設(shè)備封裝： 400-MAPBGA（17x17）
包裝： 托盤
MSC7116 Data Sheet, Rev. 13
Electrical Characteristics
Freescale Semiconductor
30
2.5.6.2
Transmit Signal Timing
2.5.6.3
Asynchronous Input Signal Timing
Table 22. Transmit Signal Timing
No.
Characteristics
Min
Max
Unit
800
Transmit clock period:
MII: TXCLK
RMII: REFCLK
40
20
—
ns
801
Transmit clock pulse width high—as a percent of clock period
MII: RXCLK
RMII: REFCLK
35
14
7
65
—
%
ns
802
Transmit clock pulse width low—as a percent of clock period:
MII: RXCLK
RMII: REFCLK
35
14
7
65
—
%
ns
805
Transmit clock to TXDn, TX_EN, TX_ER invalid
4
—
ns
806
Transmit clock to TXDn, TX_EN, TX_ER valid
—
14
ns
Figure 11. Ethernet Receive Signal Timing
Table 23. Asynchronous Input Signal Timing
No.
Characteristics
Min
Max
Unit
807
MII: CRS and COL minimum pulse width (1.5
× TXCLK period)
RMII: CRS_DV minimum pulse width (1.5 x REFCLK period)
60
30
—
ns
Figure 12. Asynchronous Input Signal Timing
Valid
Transmit
TX_EN
TXDn
TX_ER
805
806
clock
800
801
802
CRS
COL
807
CRS_DV
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PDF描述
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參數(shù)描述
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