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參數(shù)資料
| 型號： | MSC8122TVT6400 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 32-BIT, 400 MHz, OTHER DSP, PBGA431 |
| 封裝： | LEAD FREE, FCBGA-431 |
| 文件頁數(shù)： | 14/48頁 |
| 文件大小： | 1158K |
| 代理商： | MSC8122TVT6400 |
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Electrical Characteristics
MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 16
Freescale Semiconductor
21
2.5.4.3
Reset Timing Tables
Table 12 and Figure 9 describe the reset timing for a reset configuration write through the direct slave interface (DSI) or
through the system bus.
Table 12. Timing for a Reset Configuration Write through the DSI or System Bus
No.
Characteristics
Expression
Min
Max
Unit
1
Required external PORESET duration minimum
CLKIN = 20 MHz
CLKIN = 100 MHz (300 MHz core)
CLKIN = 133 MHz (400 MHz core)
CLKIN = 166 MHz (500 MHz core)
16/CLKIN
800
160
120
96
—
ns
2
Delay from deassertion of external PORESET to deassertion of internal
PORESET
CLKIN = 20 MHz to 166 MHz
1024/CLKIN
6.17
51.2
s
3
Delay from de-assertion of internal PORESET to SPLL lock
CLKIN = 20 MHz (RDF = 1)
CLKIN = 100 MHz (RDF = 1) (300 MHz core)
CLKIN = 133 MHz (RDF = 2) (400 MHz core)
CLKIN = 166 MHz (RDF = 2) (500 MHz core)
6400/(CLKIN/RDF)
(PLL reference
clock-division factor)
320
64
96
77
320
64
96
77
s
5
Delay from SPLL to HRESET deassertion
REFCLK = 40 MHz to 166 MHz
512/REFCLK
3.08
12.8
s
6
Delay from SPLL lock to SRESET deassertion
REFCLK = 40 MHz to 166 MHz
515/REFCLK
3.10
12.88
s
7
Setup time from assertion of
RSTCONF, CNFGS, DSISYNC, DSI64,
CHIP_ID[0–3], BM[0–2], SWTE, and MODCK[1–2] before deassertion of
PORESET
3—
ns
8
Hold time from deassertion of PORESET to deassertion of
RSTCONF,
CNFGS, DSISYNC, DSI64, CHIP_ID[0–3], BM[0–2], SWTE, and
MODCK[1–2]
5—
ns
Note:
Timings are not tested, but are guaranteed by design.
Figure 9. Timing Diagram for a Reset Configuration Write
PORESET
Internal
HRESET
Input
Output (I/O)
SRESET
Output (I/O)
RSTCONF, CNFGS, DSISYNC, DSI64
CHIP_ID[0–3], BM[0–2], SWTE, MODCK[1–2]
Host programs
Word
SPLL is locked
(no external indication)
PORESET
Reset Configuration
pins are sampled
1
2
MODCK[3–5]
1 + 2
3
5
6
SPLL
locking period
Reset configuration write
sequence during this
period.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MSC8122TVT4800V | 32-BIT, 300 MHz, OTHER DSP, PBGA431 |
| MSC8122MP8000 | 32-BIT, 500 MHz, OTHER DSP, PBGA431 |
| MSC8144ETVT800B | 133 MHz, OTHER DSP, PBGA783 |
| MSC8144EVT1000A | 133 MHz, OTHER DSP, PBGA783 |
| MSC8144ESVT800B | 133 MHz, OTHER DSP, PBGA783 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MSC8122TVT6400V | 功能描述:IC DSP QUAD 16B 400MHZ 431FCPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:StarCore 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| MSC8122VT8000 | 功能描述:IC DSP QUAD 16B 500MHZ 431FCPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:StarCore 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| MSC81250M | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:RF & MICROWAVE TRANSISTORS AVIONICS APPLICATIONS |
| MSC8126 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Quad Digital Signal Processor |
| MSC8126_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Quad Digital Signal Processor |
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