參數(shù)資料
型號： MSC8144SVT1000A
廠商： Freescale Semiconductor
文件頁數(shù)： 37/80頁
文件大小： 0K
描述： IC DSP QUAD 1GHZ 783FCPBGA
標(biāo)準(zhǔn)包裝： 1
系列： StarCore
類型： SC3400 內(nèi)核
接口： 以太網(wǎng)，I²C，SPI，TDM，UART，UTOPIA
時鐘速率： 1.0GHz
非易失內(nèi)存： 外部
芯片上RAM： 10.5MB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.00V
工作溫度： 0°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 783-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
包裝： 托盤
MSC8144 Quad Core Digital Signal Processor Data Sheet, Rev. 16
Electrical Characteristics
Freescale Semiconductor
42
Figure 10 provides the AC test load for the DDR bus.
2.6.5
Serial RapidIO Timing and SGMII Timing
2.6.5.1
AC Requirements for SRIO_REF_CLK and SRIO_REF_CLK
Table 24 lists AC signal specifications.
2.6.5.2
Signal Definitions
LP-Serial links use differential signaling. This section defines terms used in the description and specification of differential
signals. Figure 11 shows how the signals are defined. The figure shows waveforms for either a transmitter output (TD and TD)
or a receiver input (RD and RD). Each signal swings between voltage levels A and B, where A > B.
Note:
This explanation uses generic TD/TD/RD/RD signal names. These correspond to SRIO_TXD/SRIO_TXD/
SRIO_RXD/SRIO_RXD respectively.
Figure 10. DDR AC Test Load
Table 24. SDn_REF_CLK and SDn_REF_CLK AC Signal Specifications
Parameter Description
Symbol
Min
Typical
Max
Units
Comments
REFCLK cycle time
tREF
—
10 (8, 6.4)
—
ns
8 ns applies only to serial RapidIO system
with 125-MHz reference clock. 6.4 ns
applies only to serial RapidIO systems with
a 156.25 MHz reference clock.
Note:
SGMII uses the 8 ns (125 MHz)
value only.
Figure 11. Differential VPP of Transmitter or Receiver
Output
Z0 = 50 Ω
RL = 50 Ω
VDDDDR/2
Differential Peak-Peak = 2
× (A – B)
A
TD or RD
B
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PDF描述
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TAJC107M010K CAP TANT 100UF 10V 20% 2312
GEC10DREN-S734 CONN EDGECARD 20POS .100 EYELET
KMC8113TVT3600V IC DSP 300/400MHZ 431FCPGA
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參數(shù)描述
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MSC8144SVT800B 制造商:Freescale Semiconductor 功能描述:PACSUN REV2.1 NON-E - Bulk 制造商:Freescale Semiconductor 功能描述:ENCRYPTION PACSUN R2.1 783FCPBGA
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