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參數(shù)資料
| 型號： | MX7705EWE |
| 廠商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分類： | ADC |
| 英文描述： | 16-Bit, Low-Power, 2-Channel, Sigma-Delta ADC |
| 中文描述： | 2-CH 16-BIT DELTA-SIGMA ADC, SERIAL ACCESS, PDSO16 |
| 封裝： | SOP-16 |
| 文件頁數(shù)： | 6/34頁 |
| 文件大小： | 664K |
| 代理商： | MX7705EWE |
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M
16-Bit, Low-Power, 2-Channel,
Sigma-Delta ADC
6
_______________________________________________________________________________________
TIMING CHARACTERISTICS
(V
DD
= 3V or 5V, GND = 0, V
REF+
= 1.225V for V
DD
= 3V and V
REF+
= 2.5V for V
DD
= 5V, V
REF-
= GND, external f
CLKIN
=
2.4576MHz, CLKDIV bit = 0, C
REF+
to GND = 0.1μF, C
REF
- to GND = 0.1μF, T
A
= T
MIN
to T
MAX
, unless otherwise noted.) (Note 16)
(Figures 8, 9)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
DRDY
High Time
500 /
f
CLKIN
100
0
120
0
0
100
100
0
s
Reset Pulse-Width Low
DRDY
Fall to
CS
Fall Setup Time
CS
Fall to SCLK Rise Setup Time
ns
ns
ns
t
1
t
2
V
DD
= 4.75V to 5.25V
V
DD
= 2.7V to 3.6V
80
100
SCLK Fall to DOUT Valid Delay
t
3
ns
SCLK Pulse-Width High
SCLK Pulse-Width Low
CS
Rise to SCLK Rise Hold Time
t
4
t
5
t
6
ns
ns
ns
V
DD
= 4.75V to 5.25V
V
DD
= 2.7V to 3.6V
60
100
100
Bus Relinquish Time After SCLK
Rising Edge
t
7
ns
SCLK Fall to
DRDY
Rise Delay
DIN to SCLK Setup Time
DIN to SCLK Hold Time
t
8
t
9
t
10
ns
ns
ns
30
20
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