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參數(shù)資料
| 型號： | NB3N3020DTG |
| 廠商： | ON Semiconductor |
| 文件頁數(shù)： | 1/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK MULTIPLIER 3.3V 16-TSSOP |
| 標(biāo)準包裝： | 96 |
| 類型： | 時鐘乘法器 |
| PLL： | 是 |
| 輸入： | LVCMOS，LVTTL，晶體 |
| 輸出： | LVCMOS，LVPECL，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 210MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | NB3N3020DTG-ND NB3N3020DTGOS |
Semiconductor Components Industries, LLC, 2014
January, 2014 Rev. 4
1
Publication Order Number:
NB3N3020/D
NB3N3020
3.3 V, LVPECL/LVCMOS
Clock Multiplier
Description
The NB3N3020 is a high precision, low phase noise selectable clock
multiplier. The device takes a 5 – 27 MHz fundamental mode parallel
resonant crystal or a 2 210 MHz LVCMOS single ended clock source
and generates a differential LVPECL output and a single ended
LVCMOS/LVTTL output at a selectable clock output frequency which
is a multiple of the input clock frequency. Three trilevel (Low, Mid,
High) LVCMOS/LVTTL single ended select pins set one of 26
possible clock multipliers. The LVCMOS/LVTTL output enable
(OE1) tristates the LVCMOS/LVTTL clock output (CLK1) when
low. When the LVTTL/LVCMOS output enable (OE2) is LOW,
LVPECL CLK2 is forced LOW and LVPECL CLK2 is forced HIGH.
This device is housed in 5 mm x 4.4 mm narrow body TSSOP 16 pin
package.
Features
Selectable Clock Multiplier
External Loop Filter is Not Required
LVPECL Differential Output
LVCMOS/ LVTTL Outputs
RMS Period Jitter of 5 ps
Jitter or Low Phase Noise at 125 MHz [25 MHz Input]:
Offset
Noise Power
100 Hz
95 dBc/Hz
1 kHz
107 dBc/Hz
10 kHz
112 dBc/Hz
100 kHz
117 dBc/Hz
1 MHz
117 dBc/Hz
10 MHz
134 dBc/Hz
Operating Range 3.3 V ±10%
Industrial Temperature Range 40°C to +85°C
These are PbFree Devices
MARKING
DIAGRAM
TSSOP16
DT SUFFIX
CASE 948F
http://onsemi.com
See detailed ordering and shipping information in the package
dimensions section on page 7 of this data sheet.
ORDERING INFORMATION
1
16
A
= Assembly Location
L
= Wafer Lot
Y
= Year
W
= Work Week
G
= PbFree Package
NB3N
3020
ALYWG
G
1
16
(*Note: Microdot may be in either location)
(Top View)
PIN CONFIGURATION
OE2
VDD
CLK2
GND
VDD
CLK1
GND
VDD
X1/CLK
X2
Sel2
Sel1
Sel0
OE1
GND
116
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