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參數(shù)資料
| 型號： | NS7520B-1-C36 |
| 廠商： | Digi International |
| 文件頁數(shù)： | 25/68頁 |
| 文件大小： | 0K |
| 描述： | IC ARM MICROPROCESSOR 177BGA |
| 標準包裝： | 160 |
| 系列： | NET+ARM® |
| 應用： | 網(wǎng)絡處理器 |
| 核心處理器： | ARM7 |
| 程序存儲器類型： | 外部程序存儲器 |
| RAM 容量： | 外部 |
| 接口： | EBI/EMI，以太網(wǎng)，DMA，SPI，UART |
| 輸入/輸出數(shù)： | 16 |
| 電源電壓： | 1.4 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 177-LFBGA |
| 包裝： | 托盤 |
| 供應商設備封裝： | 177-BGA（13x13） |
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Oscilla to r Characteristics
ww w.d i gi .c om
27
Oscillator Characteristics
Figure 8 illustrates the recommended oscillator circuit details.
Rise/fall time. The max rise/fall time on the system clock input pin is 1.5ns when used
with an external oscillator.
Duty cycle. The duty cycle is system-dependent with an external oscillator. It affects the
setup and hold times of signals that change in the falling clock edges, such as WE_/OE_.
Recommendation: Use a 3.3V, 50±10% duty cycle oscillator with a 100 ohm series resistor
at the output. The PLLs can handle a 25% duty cycle clock (minimum high/low time
4.5nS).
Figure 8: Oscillator circuit details
CS[4:0]_, CAS[3:0], RW_, WE_, OE_
0.137
MDC, TXD[3:0], TXER, TXEN, TDO
0.274
Signal
Derating (ns/pF)
Table 8: Output buffer derating by load capacitance
3R3V
SCANEN_
PLL enabled - U1 & R2 IN, R1 OUT
C2
10pF
A 18.432MHz crystal or 55.296MHz
oscillator allows full speed operation.
R4
0 OHM
NC
U1
LVC04
1
2
3
4
5
RESET_
K14
3R3V
C3
100nF
C1
10pF
R2
0 OHM
PLL bypassed - U1 & R2 OUT, R1 IN
R1
10K
Y2
SM_Oscillator
4
2
1
3
VCC
GND
TEST
OUT
K12
NS7520
R3
1M
R11
100 OHM
XTAL1
A10
Rise time = 18ns;
0.8V to 2.0V
XTAL1
L13
RESET_
XTAL2
Optional 36.864-55.296MHz Oscillator
TB1
XTAL2
X2
10-20MHz
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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