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參數(shù)資料
| 型號： | P1AFS600-2FG256I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 198/334頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PIGEON POINT 256-FBGA |
| 標準包裝： | 90 |
| 系列： | Fusion® |
| RAM 位總計： | 110592 |
| 輸入/輸出數(shù)： | 119 |
| 門數(shù)： | 600000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FPBGA（17x17） |
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Fusion Family of Mixed Signal FPGAs
Revision 4
3-27
RC Oscillator Dynamic Contribution—PRC-OSC
Operating Mode
PRC-OSC = PAC19
Standby Mode and Sleep Mode
PRC-OSC = 0 W
Analog System Dynamic Contribution—PAB
Operating Mode
PAB = PAC20
Standby Mode and Sleep Mode
PAB = 0 W
Guidelines
Toggle Rate Definition
A toggle rate defines the frequency of a net or logic element relative to a clock. It is a percentage. If the
toggle rate of a net is 100%, this means that the net switches at half the clock frequency. Below are some
examples:
The average toggle rate of a shift register is 100%, as all flip-flop outputs toggle at half of the clock
frequency.
The average toggle rate of an 8-bit counter is 25%:
– Bit 0 (LSB) = 100%
– Bit 1 = 50%
– Bit 2 = 25%
–…
– Bit 7 (MSB) = 0.78125%
– Average toggle rate = (100% + 50% + 25% + 12.5% + . . . 0.78125%) / 8.
Enable Rate Definition
Output enable rate is the average percentage of time during which tristate outputs are enabled. When
non-tristate output buffers are used, the enable rate should be 100%.
Table 3-16 Toggle Rate Guidelines Recommended for Power Calculation
Component
Definition
Guideline
1
Toggle rate of VersaTile outputs
10%
2
I/O buffer toggle rate
10%
Table 3-17 Enable Rate Guidelines Recommended for Power Calculation
Component
Definition
Guideline
1
I/O output buffer enable rate
100%
2
RAM enable rate for read operations
12.5%
3
RAM enable rate for write operations
12.5%
4
NVM enable rate for read operations
0%
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