Revision 4 2-139 Features Supported on Pro I/Os Table 2-72 lists all features supported by transmitter/receive" />
參數(shù)資料
型號(hào)： P1AFS600-2FG256I
廠商： Microsemi SoC
文件頁數(shù)： 63/334頁
文件大小： 0K
描述： IC FPGA PIGEON POINT 256-FBGA
標(biāo)準(zhǔn)包裝： 90
系列： Fusion®
RAM 位總計(jì)： 110592
輸入/輸出數(shù)： 119
門數(shù)： 600000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Fusion Family of Mixed Signal FPGAs
Revision 4
2-139
Features Supported on Pro I/Os
Table 2-72 lists all features supported by transmitter/receiver for single-ended and differential I/Os.
Table 2-72 Fusion Pro I/O Features
Feature
Description
Single-ended
and
voltage-
referenced transmitter
features
Hot insertion in every mode except PCI or 5 V input tolerant (these modes use
clamp diodes and do not allow hot insertion)
Activation of hot insertion (disabling the clamp diode) is selectable by I/Os.
Weak pull-up and pull-down
Two slew rates
Skew between output buffer enable/disable time: 2 ns delay (rising edge) and
0 ns delay (falling edge); see "Selectable Skew between Output Buffer
Five drive strengths
LVTTL/LVCMOS 3.3 V outputs compatible with 5 V TTL inputs ("5 V Output
High performance (Table 2-76 on page 2-146)
Single-ended receiver features
Schmitt trigger option
ESD protection
Programmable delay: 0 ns if bypassed, 0.625 ns with '000' setting, 6.575 ns
with '111' setting, 0.85-ns intermediate delay increments (at 25°C, 1.5 V)
High performance (Table 2-76 on page 2-146)
Separate ground planes, GND/GNDQ, for input buffers only to avoid output-
induced noise in the input circuitry
Voltage-referenced
differential
receiver features
Programmable Delay: 0 ns if bypassed, 0.625 ns with '000' setting, 6.575 ns
with '111' setting, 0.85-ns intermediate delay increments (at 25°C, 1.5 V)
High performance (Table 2-76 on page 2-146)
Separate ground planes, GND/GNDQ, for input buffers only to avoid output-
induced noise in the input circuitry
CMOS-style
LVDS,
BLVDS,
M-LVDS, or LVPECL
transmitter
Two I/Os and external resistors are used to provide a CMOS-style LVDS,
BLVDS, M-LVDS, or LVPECL transmitter solution.
Activation of hot insertion (disabling the clamp diode) is selectable by I/Os.
Weak pull-up and pull-down
Fast slew rate
LVDS/LVPECL differential
receiver features
ESD protection
High performance (Table 2-76 on page 2-146)
Programmable delay: 0.625 ns with '000' setting, 6.575 ns with '111' setting,
0.85-ns intermediate delay increments (at 25°C, 1.5 V)
Separate input buffer ground and power planes to avoid output-induced noise
in the input circuitry
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PDF描述
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