參數(shù)資料
型號： PEF81912F
元件分類： 基準電壓源/電流源
英文描述： Power Factor Controller; Package: SO; No of Pins: 16; Temperature Range: -40°C to +85°C
中文描述： ？2B1Q第二代模塊化綜合業(yè)務(wù)數(shù)字網(wǎng)新臺幣（智能擴展）？
文件頁數(shù)： 67/276頁
文件大小： 3611K
代理商： PEF81912F
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PEF 81912/81913
Functional Description
Data Sheet
51
2001-03-30
The C/I1 channel is accessed via registers CIR1 and CIX1. The connection of CIR1 and
CIX1 to DD and DU, respectively, can be selected by setting bit HCI_CR.DPS_CI1. A
change in the received C/I1 code is indicated by an interrupt status without double last
look criterion.
CIC Interrupt Logic
Figure 25
shows the CIC interrupt structure.
The two corresponding status bits CIC0 and CIC1 are read in CIR0 register. CIC1 can
be individually disabled by clearing the enable bit CI1E in the CIX1 register. In this case
the occurrence of a code change in CIR1 will not be displayed by CIC1 until the
corresponding enable bit has been set to one.
Bits CIC0 and CIC1 are cleared by a read of CIR0.
An interrupt status is indicated every time a valid new code is loaded in CIR0 or CIR1.
The CIR0 is buffered with a FIFO size of two. If a second code change occurs in the
received C/I channel 0 before the first one has been read, immediately after reading of
CIR0 a new interrupt will be generated and the new code will be stored in CIR0. If several
consecutive codes are detected, only the first and the last code are obtained at the first
and second register read, respectively.
For CIR1 no FIFO is available. The actual code of the received C/I channel 1 is always
stored in CIR1.
Figure 25
CIC Interrupt Structure
2.3.5
The upstream D-channel is arbitrated between the S-bus, the internal HDLC controller
and external HDLC controllers via the TIC bus (S/G, BAC, TBA bits) according to the
D-Channel Access Control
CIC
TIN
ST
MOS
HDLC
S
WOV
INT
ISTA
U
MASK
U
CIC1
CIR0
CI1E
CIX1
CIC0
CIC
TIN
ST
MOS
HDLC
S
WOV
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PDF描述
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