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參數(shù)資料
| 型號： | PM73123 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 8 LINK CES/DBCES AAL1 SAR |
| 中文描述： | 8鏈接消費電子展/ DBCES AAL1特區(qū) |
| 文件頁數(shù)： | 178/364頁 |
| 文件大?。?/td> | 2944K |
| 代理商： | PM73123 |
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RELEASED
DATASHEET
PM73123 AAL1GATOR-8
ISSUE 2
PMC-2000097
8 LINK CES/DBCES AAL1 SAR
PMC-SIERRA, INC. PROPRIETARY AND CONFIDENTIAL
178
Field (Bits)
Description
CLK_SOURCE_TX
(6:4)
Selects TL_CLK source. This value will override the
setting defined by the TLCLK_OUTPUT_EN input. If
switching from an external to an internal clock or visa
versa, make sure there are not two clocks driving
simultaneously.
In Direct Low Speed mode all options are valid. In high
speed mode the only valid options are “000” and “001”.
The field is ignored in H-MVIP mode.
000
Use external clock. (TL_CLK is an input).
001
LOOPED – Use RL_CLK as the clock source.
010
NOMINAL Synthesized – Generate a clock of the
nominal (T1 or E1) frequency from SYS_CLK.
011
SRTS Synthesized- Generate a T1/E1 clock
frequency based on the received SRTS values.
100) ADAPTIVE Synthesized- uses receive buffer depth
to generate a T1/E1 clock.
101) Externally controlled Synthesized: Generate a
T1/E1 clock frequency based on the values provided by
CGC_SER_D pin. This mode is used for external
implementations of SRTS or Adaptive clocking.
110) Use common external clock (CTL_CLK) (only valid
in low speed mode)
111) If in Direct Low Speed Mode, use common external
clock (CTL_CLK) and drive TL_SIG data onto TL_CLK
pin.
Selects RL_CLK source.
0
Use external clock. (RL_CLK is an input).
1
Use common external clock (CRL_CLK) as the
clock source.
CLK_SOURCE_RX
(3)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 制造商:PMC 制造商全稱:PMC 功能描述:4 Link CES/DBCES AAL1 SAR |
| PM7320-SIX | 制造商:PMC-Sierra 功能描述: |
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