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參數(shù)資料
| 型號(hào)： | PM73123 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 8 LINK CES/DBCES AAL1 SAR |
| 中文描述： | 8鏈接消費(fèi)電子展/ DBCES AAL1特區(qū) |
| 文件頁(yè)數(shù)： | 336/364頁(yè) |
| 文件大小： | 2944K |
| 代理商： | PM73123 |
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RELEASED
DATASHEET
PM73123 AAL1GATOR-8
ISSUE 2
PMC-2000097
8 LINK CES/DBCES AAL1 SAR
PMC-SIERRA, INC. PROPRIETARY AND CONFIDENTIAL
336
16
A.C. TIMING CHARACTERISTICS
(T
A
= -40°C to +85°C, V
DD3.3
= 3.0 to 3.6 V, V
DD2.5
= 2.3 to 2.7 V)
Notes on Input Timing:
1. When a set-up time is specified between an input and a clock, the set-up
time is the time in nanoseconds from the 1.4 Volt point of the input to the 1.4
Volt point of the clock.
2. When a hold time is specified between an input and a clock, the hold time is
the time in nanoseconds from the 1.4 Volt point of the clock to the 1.4 Volt
point of the input.
3. It is recommended that the transition time on all clock inputs is less than 15
ns.
Notes on Output Timing:
1. Output propagation delay time is the time in nanoseconds from the 1.4 Volt
point of the reference signal to the 1.4 Volt point of the output.
2. Maximum and minimum output propagation delays are measured with a 100
pF load on all the outputs for the UTOPIA interface, and 50 pF load on
microprocessor and TL_CLK outputs, and 25 pF on every other output.
3. Output tristate delay is the time in nanoseconds from the 1.4 Volt point of the
reference signal to the point where the total current delivered through the
output is less than or equal to the leakage current.
16.1 Reset Timing
Table 31 RTSB Timing
Symbol
Description
Min
Max
Units
tVRSTB
RSTB Pulse Width
64
SYS_CLK
cycles*
*SYS_CLK must cycle through at least 64 rising edges while RSTB=0.
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