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參數資料
| 型號： | PPC440SP-RNC667C |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | PowerPC 440SP Embedded Processor |
| 中文描述： | 32-BIT, 667 MHz, RISC PROCESSOR, PBGA783 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, ROHS COMPLIANT, PLASTIC, FCBGA-783 |
| 文件頁數： | 78/85頁 |
| 文件大小： | 615K |
| 代理商： | PPC440SP-RNC667C |
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PowerPC 440SP Embedded Processor
78
AMCC Proprietary
Revision 1.23 - Sept 26, 2006
Data Sheet
DDR SDRAM Write Operation
The following timing chart shows the relationship between the signals involved in a DDR write operation.
Figure 8. DDR SDRAM Write Cycle Timing
DDR SDRAM Read and Write I/O Timing—T
SA
and T
HA
Note 1:
Clock speed is 333 MHz. T
SA
and T
HA
are referenced to MemClkOut.
Note 2:
Memory clock signal is shifted by 90
°
from the internal clock.
Table 17. DDR SDRAM Read and Write I/O Timing—T
SA
and T
HA
Signal Name
T
SA
(ns)
Minimum
1.32
1.15
1.12
1.29
1.24
1.29
1.35
T
HA
(ns)
Minimum
1.2
1.49
1.52
1.45
1.14
1.48
1.43
MemAddr00:12
BA0:1
BankSel0:3
ClkEn0:3
CAS
RAS
WE
DQS
MemData
PLB Clk
MemClkOut
Addr/Cmd
T
SA
T
HA
T
DS
T
SD
T
HD
T
SD
T
HD
T
SA
= Setup time for address and command signals to MemClkOut
T
HA
= Hold time for address and command signals from MemClkOut
T
SD
= Setup time for data signals (minimum time data is valid
before
rising/falling edge of DSQ)
T
HD
= Hold time for data signals (minimum time data is valid
after
rising/falling edge of DSQ)
T
DS
= Delay from rising/falling edge of clock to the rising/falling edge of DQS
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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| PPC460EX-NUA1200T | 制造商:AppliedMicro 功能描述:32 BIT POWERPC CORE, UP TO 1.2 GHZ, 2 10/100/1G ETHERNET, US - Trays |
| PPC460EX-NUA600T | 制造商:AppliedMicro 功能描述:MPU 460EX RISC 128-Bit 90nm 600MHz 1.8V/2.5V/3.3V 728-Pin TEBGA Tray 制造商:AMCC 功能描述:32 BIT POWERPC CORE, UP TO 1.2 GHZ, 2 10/100/1G ETHERNET, US - Trays |
| PPC460EX-NUA800T | 制造商:AppliedMicro 功能描述:MPU 460EX RISC 128-Bit 90nm 800MHz 1.8V/2.5V/3.3V 728-Pin TEBGA Tray 制造商:AMCC 功能描述:32 BIT POWERPC CORE, UP TO 1.2 GHZ, 2 10/100/1G ETHERNET, US - Trays |
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