參數(shù)資料
型號： PSD413A2-12LI
英文描述： Field-Programmable Peripheral
中文描述： 現(xiàn)場可編程外圍
文件頁數(shù)： 25/123頁
文件大?。?/td> 657K
代理商： PSD413A2-12LI
PSD4XX Famly
22
The PSD4XX
Architecture
(cont.)
9.1.2 The PSD4XXA2 ZPLDBlock
Key Features
J
2 Embedded ZPLD devices
J
24 macrocells
J
Combinatorial/registered outputs
J
Maximum 126 product terms
J
Programmable output polarity
J
User configured register clear/preset
J
User configured register clock input
J
59 Inputs
J
Accessible via 24 I/O pins
J
Power Saving Mode
J
UV-Erasable
General Description
The ZPLD block has 2 embedded PLD devices:
J
DPLD
The Address Decoding PLD, generating select signals to internal I/O or memory blocks.
J
GPLD
The General Purpose PLD provides 24 programmable macrocells for general
or complex logic implementation; dedicated to user application.
Figure 11 shows the architecture of the ZPLD. The PLD devices all share the same
input bus. The true or complement of the 59 input signals are fed to the programmable
AND-ARRAY. Names and source of the input signals are shown in Table 4. The PA, PB, PE
signals, depending on user configuration, can either be macrocell feedbacks or inputs from
Port A, B or E.
相關(guān)PDF資料
PDF描述
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PSD413A2-12UI -200V 100kRad Hi-Rel Single P-Channel TID Hardened MOSFET in a TO-257AA package; A IRHY9230CM with Standard Packaging
PSD413A2-15J Field-Programmable Peripheral
PSD413A2-15JI 100V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a SMD-3 package; Similar to IRHNB7160 with optional Total Dose Rating of 300kRads
PSD413A2-15LI 100V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a SMD-3 package; A IRHNB7160 with Standard Packaging
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PSD4235G2-90U 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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