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參數(shù)資料
| 型號(hào)： | PSD8135V15MT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁(yè)數(shù)： | 83/110頁(yè) |
| 文件大小： | 1685K |
| 代理商： | PSD8135V15MT |
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PSD813F1
Table 49. CPLD Macrocell Synchronous Clock Mode Timing (5V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
2. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Symbol
Parameter
Conditions
-90
-12
-15
Fast
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
f
MAX
Maximum
Frequency
External
Feedback
1/(t
S
+t
CO
)
30.3
0
26.3
23.8
MHz
Maximum
Frequency
Internal
Feedback
(f
CNT
)
1/(t
S
+t
CO
–
10)
43.4
8
35.7
31.25
MHz
Maximum
Frequency
Pipelined Data
1/(t
CH
+t
CL
)
50.0
0
41.67
33.3
MHz
t
S
Input Setup
Time
15
18
20
+ 2
+ 10
ns
t
H
Input Hold Time
0
0
0
ns
t
CH
Clock High
Time
Clock Input
10
12
15
ns
t
CL
Clock Low Time
Clock Input
10
12
15
ns
t
CO
Clock to Output
Delay
Clock Input
18
20
22
–
2
ns
t
ARD
CPLD Array
Delay
Any macrocell
16
18
22
+ 2
ns
t
MIN
Minimum Clock
Period
2
t
CH
+t
CL
20
24
30
ns
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