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參數(shù)資料
| 型號(hào)： | PSD913370MT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Quad CMOS to PECL Translator; Package: 20 LEAD PLLC; No of Pins: 20; Container: Rail; Qty per Container: 46 |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁(yè)數(shù)： | 81/110頁(yè) |
| 文件大?。?/td> | 1737K |
| 代理商： | PSD913370MT |
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81/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Figure 41. Synchronous Clock Mode Timing – PLD
Table 49. CPLD Macrocell Synchronous Clock Mode Timing (5V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
2. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Symbol
Parameter
Conditions
-70
-90
-15
Fast
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
f
MAX
Maximum
Frequency
External
Feedback
1/(t
S
+t
CO
)
40.0
30.30
25.00
MHz
Maximum
Frequency
Internal
Feedback
(f
CNT
)
1/(t
S
+t
CO
–10)
66.6
43.48
31.25
MHz
Maximum
Frequency
Pipelined Data
1/(t
CH
+t
CL
)
83.3
50.00
35.71
MHz
t
S
Input Setup
Time
12
15
20
+ 2
+ 10
ns
t
H
Input Hold Time
0
0
0
ns
t
CH
Clock High Time
Clock Input
6
10
15
ns
t
CL
Clock Low Time
Clock Input
6
10
15
ns
t
CO
Clock to Output
Delay
Clock Input
13
18
22
– 2
ns
t
ARD
CPLD Array
Delay
Any macrocell
11
16
22
+ 2
ns
t
MIN
Minimum Clock
Period
2
t
CH
+t
CL
12
20
30
ns
tCH
tCL
tCO
tH
tS
CLKIN
INPUT
REGISTERED
OUTPUT
AI02860
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