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參數(shù)資料
| 型號(hào)： | PXB4221E |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Interworking Element for 8 E1/T1 Lines |
| 中文描述： | 互通元素8個(gè)E1/T1線路 |
| 文件頁數(shù)： | 110/290頁 |
| 文件大小： | 3542K |
| 代理商： | PXB4221E |
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IWE8, V3.4
PXB 4219E, PXB 4220E, PXB 4221E
Interface Description
Data Sheet
110
2003-01-20
5.4
Clock Recovery Interface
It is possible to use an external device for clock recovery instead of the ICRC. Therefore
an external clock recovery interface is provided.
It allows the transmission and reception of serial communication frames containing
SRTS values or ACM buffer filling levels to and from an external clock recovery circuit.
The usage is controlled by the bits “rtsgen” and “rts_eval” in the Operation Mode
Register (“opmo”, see
Chapter 7.24
).
The Clock Recovery Interface is a 5 line serial interface: 1 data input SDI, 2 data outputs
SDOD and SDOR and 1 synchronization output SSP. The interface allows connection to
external clock recovery circuits. Two methods for clock recovery are supported:
Synchronous Residual Time Stamp (SRTS) and Adaptive Clock Method (ACM). The
IWE8 also allows a combination of SRTS and ACM.
The data sent over the serial lines is always formatted in frames of 32 bits.
The SSP pulse indicates the frame start for both directions. The inter-frame delay should
be equivalent to the payload of 8 ATM cells (e.g. for completely filled cells without SDT
every 3008 clock periods). Each valid frame is supposed to contain a valid RTS value
Table 27
shows the interface frame format. Bit [31] is sent first. When no data is to be
sent, idle frames are transmitted consisting of bits [31:1] all 1 and parity bit[ 0] = 0.
Table 27
also indicates which data fields are used on the different interface signals.
Table 27
Clock Recovery Interface frame format
Bits
Data field
31- 29
111
28 - 25
RTS[3:0]
24 - 11
buffer_fill[13:0]
10
RTS_valid
9 - 8
00
7 - 5
port_nr[2:0]
4 - 2
type[2:0]
001: RTS only
010: “buffer_fill” only
011: RTS + “buffer_fill”
111: reset RTS logic
others: not used
1
frame_invalid
0
odd_parity
SDI
Yes
Yes
No
No
Yes
Yes
SDOD
Yes
Yes
Yes
Yes
Yes
Yes
SDOR
Yes
No
No
No
Yes
Yes
No
No
No
No
Yes
Yes
Yes
No
No
No
No
Yes
Yes
Yes
Yes
Yes
Yes
Yes
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PXB4219 | IWE8 Interworking Element for 8 E1/T1 Lines |
| PXB4221 | IWE8 Interworking Element for 8 E1/T1 Lines |
| PXB4220 | members of Infineon ATM Chipset |
| PXB4330 | ICs for Communications |
| PXB 4330 | ATM Buffer Manager(異步傳輸模式緩沖器管理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PXB4221E-V3.1 | 制造商:Siemens 功能描述:ATM/SONET/SDH SUPPORT CIRCUIT, PBGA256 |
| PXB4221EV3.2 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PXB4221E-V3.2 | 制造商:Infineon Technologies AG 功能描述:4221EV3.2 |
| PXB4221EV3.3 | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Infineon Technologies AG 功能描述: |
| PXB4221EV3.4 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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