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參數(shù)資料
| 型號(hào)： | Q67101-H5190 |
| 廠商： | SIEMENS AG |
| 英文描述： | SRC-Scan Rate Converter SDA9255 |
| 中文描述： | 鋼骨混凝土掃描頻率轉(zhuǎn)換器SDA9255 |
| 文件頁(yè)數(shù)： | 144/272頁(yè) |
| 文件大小： | 4055K |
| 代理商： | Q67101-H5190 |
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SAB 82532/SAF 82532
Detailed Register Description
Semiconductor Group
144
07.96
Baud Rate Generator Register (BGR)
Access: write
address: ch-A: 34
H
ch-B: 74
H
7
0
BGR
BR7
BR0
BR7 … BR0 …
Baud Rate, bits 7 … 0
The Baud Rate generator divisor consists of bits BR0-7 from BRG
register and bits BR8-9 from the CCR2 register.
The baud rate generator has two modes of operation giving added
flexibility.
Standard Mode:
bits BR9-0 give a value N (N = 0 … 1023) to give a XTAL clock
division factor k:
k = (N + 1)
×
2
Enhanced Mode: (version 3.x upwards)
This consists of a 2 stage divider. The first stage is divisor N is
determined by bits BR5-BR0 (N = 0 … 63) while the second stage
divisor M is determined by bit BR9 … BR6 (M = 0 … 15). The first
stage divides the clock by integer number up to 63, where the
second stage allows further division by powers of 2 (1, 2, 4, 8, 16,
32, 64, 128, …, 32768).
Division by 1 using M = ‘0’ is restricted to frequencies below
10 MHz (to be characterized). The XTAL clock division factor k:
k = (N + 1)
×
2
M
The Baud Rate generator is typically used to derive clocks for DTE
or DCE asynchronous baud rates with 16-
×
oversampling mode.
Appendix A
shows baud rates derived from typical XTAL
frequencies using the two modes of the baud rate generator for
ASYNC operation with 16-
×
oversampling enabled.
HDLC Mode
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