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參數(shù)資料
| 型號(hào)： | Q67101-H6773 |
| 廠商： | SIEMENS AG |
| 英文描述： | Replaced by UCC2897A : Current Mode Active Clamp PWM Controller 20-TSSOP -40 to 105 |
| 中文描述： | 聯(lián)合音頻解碼器，編碼器-多模 |
| 文件頁數(shù)： | 88/272頁 |
| 文件大?。?/td> | 4055K |
| 代理商： | Q67101-H6773 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁當(dāng)前第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁
SAB 82532/SAF 82532
Serial Interface (layer-1 functions)
Semiconductor Group
88
07.96
8.2
The ESCC2 offers the advantage of recovering the received clock from the received data
by means of internal DPLL circuitry, thus eliminating the need to transfer additional clock
information via the serial link. For this purpose, the DPLL is supplied with a ‘reference
clock’ from the BRG which is 16 times the nominal data clock rate (clock mode 2, 3a, 6,
7a). The transmit clock may be obtained by dividing the output of the BRG by a constant
factor of 16 (clock mode 2a, 6a; bit SSEL in CCR2 set) or also directly from the DPLL
(clock mode 3a, 7a).
The main task of the DPLL is to derive a receive clock and to adjust its phase to the
incoming data stream in order to enable optimal bit sampling.
The mechanism for clock recovery depends on the selected data encoding (refer to
chapter 8.4
).
The following functions have been implemented to facilitate a fast and reliable
synchronization:
Clock Recovery (DPLL)
Interference Rejection and Spike Filtering
In the case where two or more edges appear in the data stream within a time period of
16 reference clocks, these are considered as interference and consequently no
additional clock adjustment is performed.
Phase Adjustment
In the case where an edge appears in the data stream within the PA fields of the time
window, the phase will be adjusted by 1/16 of the data clock.
Phase Shift (NRZ, NRZI only)
In the case where an edge appears in the data stream within the PS fields of the time
window, a second sampling of the bit is forced and the phase is shifted by 180 degrees.
Note: Edges in all other parts of the time window will be ignored.
This operation facilitates a
fast
and reliable synchronization for most common
applications. Above all, it implies a very fast synchronization because of the phase shift
feature: one edge on the received data stream is enough for the DPLL to synchronize,
thereby eliminating the need for synchronization patterns sometimes called preambles.
However, in case of
extremely
high jitter of the incoming data stream the reliability of the
clock recovery cannot be guaranteed.
The version 2 of ESCC2 offers the option to disable the Phase Shift function for NRZ and
NRZI encodings by setting bit CCR3:PSD. In this case, the PA fields are extended as
shown in
figure 39b
.
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