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參數(shù)資料
| 型號： | Q67101-H6789 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 64/272頁 |
| 文件大?。?/td> | 4055K |
| 代理商： | Q67101-H6789 |
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SAB 82532/SAF 82532
HDLC/SDLC Serial Mode
Semiconductor Group
64
07.96
5.4
Special Functions
5.4.1
The closing flag of a previously transmitted frame simultaneously becomes the opening
flag of the following frame if there is one to be transmitted. The ‘Shared Flag’ feature is
enabled by setting bit SFLG in control register CCR1.
Shared Flags
5.4.2
If enabled via register CCR3, a programmable 8-bit pattern (register PRE) is transmitted
with a selectable number of repetitions after Interframe Timefill transmission is stopped
and a new frame is ready to be sent out.
Note: Zero Bit Insertion is disabled during preamble transmission. To guarantee correct
function the programmed preamble value should be different from Receive
Address Byte values defined for any of the connected stations.
Preamble Transmission
5.4.3
In HDLC/SDLC mode, error protection is done by CRC generation and checking.
In standard applications, CRC-CCITT algorithm is used. The Frame Check Sequence at
the end of each frame consists of two bytes of CRC checksum.
If required, the CRC-CCITT algorithm can be replaced by the CRC-32 algorithm,
enabled via register CCR2. In this case the Frame Check Sequence consists of four
bytes.
CRC-32
5.4.4
When programmed in the extended transparent mode via the MODE register
(MODE:MDS1, MDS0 = ‘11’), each channel of the ESCC2 performs fully transparent
data transmission and reception without HDLC framing, i.e. without
FLAG insertion and deletion
CRC generation and checking
bit stuffing.
In order to enable fully transparent data transfer, RAC bit in MODE has to be reset and
FF
H
has to be written to XAD1, XAD2 and RAH2.
Data transmission is always performed out of XFIFO by directly shifting the contents of
XFIFO via the serial transmit data pin (TxD). Transmission is initiated by setting
CMDR:XTF (08
H
); end of transmission is indicated by ISR1:EXE (10
H
).
In receive direction, the character last assembled via receive data line (RxD) is available
in RAL1 register. Additionally, in extended transparent mode 1 (MODE: MDS1, MDS0,
ADM = ‘111’), received data is shifted into RFIFO.
Extended Transparent Transmission and Reception
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