參數(shù)資料
型號(hào): Q67101-H6790
廠商: SIEMENS AG
英文描述: ICs for Communications
中文描述: 通信集成電路
文件頁數(shù): 177/272頁
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代理商: Q67101-H6790
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SAB 82532/SAF 82532
ASYNC Mode
Detailed Register Description
Semiconductor Group
177
07.96
Receive Byte Count Low (RBCL)
Access: read
address: ch-A: 2A
H
ch-B: 6A
H
Indicates the number of valid bytes available in the accessible part of the RFIFO. This
register must be read by the CPU following a TCD interrupt. In case of a TCD interrupt
the number of valid bytes in the accessible part of the RFIFO can be evaluated by
‘AND’-ing the contents of RBCL with: threshold level (bytes) – 1.
RBC is reset with RMC after preceding TCD interrupt.
In case of RPF interrupt RBC is incremented by ‘threshold level (bytes)’.
Transmit Byte Count Low (XBCL)
Access: write
address: ch-A: 2A
H
ch-B: 6A
H
Together with XBCH (bits XBC11 … XBC8) this register is used in DMA mode only, to
program the length (1 … 4096 bytes) of the next data block to be transmitted.
In terms of the value xbc, programmed in XBC11 … XBC0 (xbc = 0 … 4095), the length
of the block in number of bytes is:
length = xbc + 1.
This allows the ESCC2 to request the correct amount of DMA cycles after an
XF command in CMDR.
7
0
RBCL
RBC7
RBC0
Threshold Level
4
16
32
Mask
03
H
0F
H
1F
H
7
0
XBCL
XBC7
XBC0
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PDF描述
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