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參數(shù)資料
| 型號： | Q67101-H6790 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 92/272頁 |
| 文件大小： | 4055K |
| 代理商： | Q67101-H6790 |
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SAB 82532/SAF 82532
Serial Interface (layer-1 functions)
Semiconductor Group
92
07.96
8.3.2
During the transmission, the data transmitted on TxD is compared with the data on CxD.
In case of a mismatch (‘1’ sent and ‘0’ detected, or vice versa) data transmission is
immediately aborted, and idle (logical ‘1’) is transmitted.
HDLC/SDLC:
Transmission will be initiated again by the ESCC2 as soon as possible if
the first part of the frame is still present in the XFIFO. If not, an XMR interrupt is
generated.
Since a ‘zero’ (‘low’) on the bus prevails over a ‘1’ (high impedance) if a wired-OR
connection is implemented, and since the address fields of the HDLC frames sent by
different stations normally differ from one another, the fact that a collision has occurred
will be detected prior to or at the latest within the address field. The frame of the
transmitter with the highest temporary priority (determined by the address field) is not
affected and is transmitted successfully. All other stations cease transmission
immediately and return to bus monitoring state.
BISYNC:
Transmitter and XFIFO are reset and pin TxD goes to ‘1’. The XMR interrupt
is provided which requests the microprocessor to repeat the whole message or block of
characters.
ASYNC:
Bus configuration not recommended.
Note: If a wired-OR connection has been realized by an external pull-up resistor without
decoupling, the data output (TxD) can be used as an open drain output and
connected directly to the CxD input.
For correct identification as to which frame is aborted and thus has to be repeated
after an XMR interrupt has occurred, the contents of XFIFO have to be unique, i.e.
XFIFO should not contain data of more than one frame as it could happen when
servicing is done after an XPR interrupt. For this purpose the All Sent interrupt
(ISR1:ALLS) instead of XPR has to be used to trigger the loading of data (for the
next frame) into XFIFO.
Collisions
8.3.3
To ensure that all competing stations are given a fair access to the transmission medium,
once a station has successfully completed the transmission of a frame, it is given a lower
level of priority. This priority mechanism is based on the requirement that a station may
attempt transmitting only when a determined number of consecutive ‘1’s are detected on
the bus.
Normally, a transmission can start when eight consecutive ‘1’s on the bus are detected
(through pin CxD). When an HDLC frame has been successfully transmitted, the internal
priority class is decreased. Thus, in order for the same station to be able to transmit
another frame, ten consecutive ‘1’s on the bus must be detected. This guarantees that
the transmission requests of other stations are satisfied before the same station is
Priority (HDLC/SDLC mode only)
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