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參數(shù)資料
| 型號(hào)： | Q67101-H6791 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 18/272頁 |
| 文件大?。?/td> | 4055K |
| 代理商： | Q67101-H6791 |
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SAB 82532/SAF 82532
Introduction
Semiconductor Group
18
07.96
36
35
72
71
DACKA
DACKB
I
DMA Acknowledge
(channel A/channel B)
A low signal on these pins informs the
ESCC2 that the requested DMA cycle
controlled via DRTA/B or DRRA/B is in
progress, i.e. the DMA controller has
achieved bus mastership from the CPU
and will start data transfer cycles (either
write or read).
In conjunction with a read or write
operation these inputs serve as Access
Enable (similar to CS) to the respective
FIFOs. If DACK is active, the input to pins
A1 … A6 is ignored and the FIFOs are
implicitly selected. A0 and BHE/BLE are
used to select byte or word access.
If not used, these pins must be connected
to
V
DD
.
Receive Data
(channel A/channel B)
Serial data is received on these pins.
May be switched to TxD function via bit
CCR2:SOC1.
14
21
46
53
RxDA
RxDB
I
(O/oD)
43
40
79
76
RxCLKA
RxCLKB
I
Receive Clock
(channel A/channel B)
The function of these pins depends on the
selected clock mode.
In each channel, RxCLKn may supply
either
– the receive clock (clock mode 0), or
– the receive and transmit clock (clock
mode 1, 5), or
– the clock input for the baud rate
generator (clock mode 2, 3).
1.3
Pin Definitions and Functions
(cont’d)
Pin No.
Symbol
Input (I)
Output (O)
Function
P-LCC-68
P-MQFP-80
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PDF描述 |
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