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參數(shù)資料
| 型號： | Q67101-H6864 |
| 廠商： | SIEMENS AG |
| 英文描述： | Joint Audio Decoder-Encoder for Analog Videophone JADE AN |
| 中文描述： | 聯(lián)合音頻解碼器為模擬可視電話編碼玉安 |
| 文件頁數(shù)： | 114/272頁 |
| 文件大?。?/td> | 4055K |
| 代理商： | Q67101-H6864 |
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SAB 82532/SAF 82532
Detailed Register Description
Semiconductor Group
114
07.96
10.1.2
Register Definitions
Receive FIFO (RFIFO)
Access: read
address: ch-A: 00 ... 1F
H
ch-B: 40 ... 5F
H
Reading data from the RFIFO can be done in 8-bit (byte) or 16-bit (word) access
depending on the selected bus interface mode. The LSB is received first from the serial
interface.
In version 2 upwards, the size of the accessible part of RFIFO is determined by
programming the bits CCR4:RFT 1 … 0 (RFIFO threshold level). It can be reduced from
32 bytes (RESET value) down to 2 bytes (four values: 32, 16, 4, 2 bytes).
Interrupt Controlled Data Transfer (Interrupt mode)
Selected if DMA bit in XBCH is reset.
Up to 32 bytes/16 words of received data can be read from the RFIFO following an
RPF or an RME interrupt.
RPF Interrupt: A fixed number of bytes/words to be read (version 1: 32 bytes;
version 2 upward: 32, 16, 4, 2 bytes). The message is not yet complete.
RME Interrupt: The message is completely received. The Number of valid
bytes
is
determined by reading the RBCL, RBCH registers.
RFIFO is released by issuing the ‘Receive Message Complete’ command (RMC).
DMA Controlled Data Transfer (DMA Mode)
Selected if DMA bit in XBCH is set.
If the RFIFO is filled up to its threshold level, the ESCC2 autonomously requests a
block data transfer by DMA by activating the DRRn line until all read cycles are
performed (the DRRn line remains active up to the beginning of the last read cycle).
This forces the DMA controller to continuously perform bus cycles till all bytes/words
are transferred from the ESCC2 to the system memory (level triggered transfer mode
of DMA controller).
If the RFIFO contains less bytes/words than defined via threshold level (one short
frame or the last part of a long frame) the ESCC2 requests a block data transfer of
size equal to the amount of data to be transferred.
Additionally, an RME interrupt is generated after the last byte has been transferred.
Further receiver DMA requests are blocked until an RMC command is issued in
response to RME.
The valid byte count of the whole frame can be determined by reading the RBCH, RBCL
registers following the RME interrupt.
Note: Addresses within the address space of the FIFO’s point all to the current data
word/byte, i.e. the current data byte can be accessed with any address within the
32-byte range.
HDLC Mode
相關(guān)PDF資料 |
PDF描述 |
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