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參數(shù)資料
| 型號： | QLUX2108-PT280C |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 11/22頁 |
| 文件大?。?/td> | 237K |
| 代理商： | QLUX2108-PT280C |
QLUX2108-PT280C Device Data Sheet
11
QLUX2108-PT280C Device Data Sheet
7.0 Functional Description – Utopia Interface
The Utopia Bridge implements a single port. The West Interface (Utopia L2) operates in
MPHY mode with direct status indication. This offers to connect up to 4 bridges to a single
Master (exceeding the Utopia L2 bus bandwidth). It implements a single clav signal per
direction (clav[0]) and the address bus to select the device within a shared bus topology.
The East Interface (L1) has no notion of MPHY. It has a single clav signal and no
address bus.
7.1 Utopia Interface Single PHY Transmit Interface (L1)
The Transmit interface is controlled by the Master.
The transmit interface has data flowing in the same direction as the ATM enable
ut_tx_enb
. The ATM transmit block generates all output signals on the rising edge of the
ut_txclk
.
Transmit data is transferred from the Master to Slave via the following procedure. The
Slave indicates it can accept data using the
ut_txclav
signal, then the Master drives data
onto
ut_txdat
and asserts
ut_txenb
. The Slave controls the flow of data via the
ut_txclav
signal.
7.1.1 Cell Level Transfer - Single Cell
The Slave asserts
ut_txclav
1
when it is capable of accepting the transfer of a whole
cell. The Master asserts
ut_txenb
(Low) to indicates that it drives valid data to the Slave
2
. Together with the first octet of a cell, the Master device asserts
ut_txsoc
for one clock
cycle
3
.
To ensure that the Master does not cause transmit overrun, the Slave deasserts
ut_txclav
at least 4 cycles before the end of a cell if it cannot accept the immediate
transfer of the subsequent cell
4
.
The Master can pause the cell transfer by de-asserting
ut_txenb
5
. To complete the
transfer to the Slave, the Master de-asserts
ut_tx_enb
6
.
Figure 7: Single Cell Transfer – Cell Level Transfer
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