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參數(shù)資料
| 型號： | QLUX2108-PT280C |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 9/22頁 |
| 文件大小： | 237K |
| 代理商： | QLUX2108-PT280C |
QLUX2108-PT280C Device Data Sheet
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QLUX2108-PT280C Device Data Sheet
The configuration pins are not intended for change during operation. They are usually
board wired to configure the device for operation.
Table 7: East Utopia Level 1 Master Receive Interface
Pin
Mode
Description
erxclk
In
25MHz receive byte clock. The Core samples all Utopia Receive signals on rxclk
rising edge.
erxdata[7:0]
In
Receive data bus.
erxprty (O)
In
Receive data bus parity. Standard odd or non standard even parity can be
optionally generated by the Utopia Slave Core.
When the parity generation is disabled during the Core configuration, the pin
rxprty can be let unconnected.
erxsoc
In
Receive start of cell. Asserted to indicate that the current word is the first word of
a cell.
erxenb
Out
Active low transmit data transfer enable.
erxclav
In
Cell buffer available. Asserted in octet level transfers to indicate to the Master that
the FIFO is almost empty (Active low) or, in cell level transfers, to indicate to the
Master that the PHY port FIFO has space one cell available in the FIFO.
Table 8: Device Configuration Pins
Pin
Mode
Description
waddr[4:0]
In
Programs the Utopia L2 Slave address used on the west interfaces (tx and rx).
prty_en
In
Enable parity checking on the Utopia interface.
If disabled (tied to 0), the wrx_err_stat(0) signal can be ignored and left open and
the rx parity input should be tied to 0. Also the tx parity pins can be left open.
cellsize[7:0]
In
Define cellsize: sets the size in bytes of a cell. Binary value to be set usually by
board wiring
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PDF描述 |
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