參數(shù)資料
型號(hào)： R5F5630EDDFC#V0
廠商： Renesas Electronics America
文件頁數(shù)： 43/165頁
文件大?。?/td> 0K
描述： MCU RX630 2MB FLASH 176-LQFP
產(chǎn)品培訓(xùn)模塊： RX Compare Match Timer
RX DMAC
標(biāo)準(zhǔn)包裝： 1
系列： RX600
核心處理器： RX
芯體尺寸： 32-位
速度： 100MHz
連通性： CAN，EBI/EMI，I²C，LIN，SCI，SPI，USB
外圍設(shè)備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 148
程序存儲(chǔ)器容量： 2MB（2M x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b，21x12b，D/A 2x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 176-LQFP
包裝： 托盤
R01DS0060EJ0100 Rev.1.00
Page 137 of 168
Sep 13, 2011
RX630 Group
5. Electrical Characteristics
Note 1. When operation at 3.0 V or a lower voltage is needed, please contact a Renesas sales office.
Note 2. tPcyc: PCLK cycle
Table 5.16
Timing of On-Chip Peripheral Modules (2)
Conditions: VCC = AVCC0 = VCC_USB = 2.7 to 3.6 V*1, VREFH/VREFH0 = 3.0 V to AVCC0*1,
VSS = AVSS0 = VREFL/VREFL0 = VSS_USB = 0 V,
PCLK = 8 to 50 MHz,
Ta = Topr
High drive output is selected by the drive capacity control register.
Item
Symbol
Min.
Max.
Test Conditions
RSPI
RSPCK clock cycle
Master
tSPcyc
2
4096
tPcyc
Slave
8
4096
RSPCK clock high pulse
width
Master
tSPCKWH (tSPcyc – tSPCKR
– tSPCKF) / 2 – 3
—ns
Slave
(tSPcyc – tSPCKR
– tSPCKF) / 2
—
RSPCK clock low pulse
width
Master
tSPCKWL
(tSPcyc – tSPCKR
– tSPCKF) / 2 – 3
—ns
Slave
(tSPcyc – tSPCKR
– tSPCKF) / 2
—
RSPCK clock rise/fall time
Output
tSPCKr,
tSPCKf
—5
ns
Input
—
1
μs
Data input setup time
Master
VCC
3.0 V t
SU
15
—
ns
VCC < 3.0 V
20
—
Slave
20 – 2 × tPcyc
—
Data input hold time
Master
tH
0—
ns
Slave
20 + 2 × tPcyc
—
SSL setup time
Master
tLEAD
18
tSPcyc
Slave
4
—
tPcyc
SSL hold time
Master
tLAG
18
tSPcyc
Slave
4
—
tPcyc
Data output delay time
Master
tOD
—18
ns
Slave
—
3 × tPcyc + 40
Data output hold time
Master
tOH
0—
ns
Slave
0
—
Successive transmission
delay time
Master
tTD
tSPcyc + 2 × tPcyc
8 × tSPcyc
+ 2 × tPcyc
ns
Slave
4 × tPcyc
—
MOSI and MISO rise/
fall time
Output
tDr, tDf
—5
ns
Input
—
1
μs
SSL rise/fall time
Output
tSSLr,
tSSLf
—5
ns
Input
—
1
μs
Slave access time
tSA
—4
tPcyc
Slave output release time
tREL
—3
tPcyc
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PDF描述
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