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參數(shù)資料
| 型號(hào)： | sda 9290-6 |
| 廠商： | SIEMENS AG |
| 英文描述： | Picture Processor(圖象處理器) |
| 中文描述： | 圖像處理器（圖象處理器） |
| 文件頁(yè)數(shù)： | 23/28頁(yè) |
| 文件大?。?/td> | 224K |
| 代理商： | SDA 9290-6 |
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SDA 9290-6
Semiconductor Group
23
1997-07-22
Figure 7
Timing for
I
2
C Bus
Table 1
All values are referred to specified input levels
V
IH
and
V
IL
.
Parameter
Symbol
Limit Values
min.
0
4.7
4.0
Unit
max.
100
Clock frequency
Inactive time before start of new transmission
Hold time for start condition
(after this time first clock pulse is generated)
Low clock phase
High clock phase
Setup time for data
Rise time for SDA and SCL signals
Fall time for SDA and SCL signals
Setup time for SCL clock in stop condition
f
SCL
t
BUF
t
HD; STA
kHz
μ
s
μ
s
t
LOW
t
HIGH
t
SU; DAT
t
TLH
t
THL
t
SU; STO
4.7
4.0
250
μ
s
μ
s
ns
μ
s
ns
μ
s
1
300
4.7
UET00130
t
BUF
t
HD, STA
t
LOW
t
TLH
Stop
Start
Stop
THL
t
HIGH
t
t
HD, DAT
SU, DAT
t
t
SU, STO
SDA
SCL
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