tRC 120 — ns Write to Read Cycle " />
參數(shù)資料
型號(hào)： SI2404-D-GT
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 59/60頁(yè)
文件大?。?/td> 0K
描述： IC ISOMODEM GLOBAL DAA 24TSSOP
標(biāo)準(zhǔn)包裝： 62
系列： *
Si2457/34/15/04
8
Rev. 1.3
Figure 2. SPI Slave Timing
Read Cycle Time
tRC
120
—
ns
Write to Read Cycle Time
tWRC
120
—
ns
Serial Peripheral Interface (SPI) Timing Parameters
SS Falling to First SCLK Edge
tSE
41
—
ns
Last SCLK Edge to SS Rising
tSD
41
—
ns
SS Rising to MISO High-Z
tSDZ
——
93
ns
SCLK High Time
tCKH
102
—
ns
SCLK Low Time
tCKL
102
—
ns
MOSI Valid to SCLK Sample Edge
tSIS
41
—
ns
SCLK Sample Edge to MOSI Change
tSIH
41
—
ns
SCLK Shift Edge to MISO Change
tSOH
——
93
ns
SCLK cycle time
tSCK
224
—
ns
Inactive time between SS actives
tNSS_INACT
81
—
ns
Table 6. Switching Characteristics1 (Continued)
(VD = 3.0 to 3.6 V, TA = 0 to 70 °C for F-grade, TA = –40 to 85 °C for G-grade)
Parameter
Symbol
Min
Typ
Max
Unit
Notes:
1. All timing is referenced to the 50% level of the waveform. Input test levels are VIH =VD – 0.4 V, VIL =0.4 V.
2. With 32.768 kHz clocking, allow 500 ms for the reset low-to-high minimum pulse on power-up and wake-from-power-
down conditions.
SCLK*
T
SE
SS
T
CKH
T
CKL
MOSI
T
SIS
T
SIH
MISO
T
SD
T
SOH
T
SEZ
T
SDZ
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