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參數(shù)資料
| 型號： | SI3210M-BT |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | Codec |
| 英文描述： | PROSLIC PROGRAMMABLE CMOS SLIC/CODEC WITH RINGING/BATTERY VOLTAGE GENERATION |
| 中文描述： | ProSLIC產(chǎn)品可編程的CMOS用戶接口/有振鈴編解碼器/電池電壓生成 |
| 文件頁數(shù)： | 15/122頁 |
| 文件大?。?/td> | 1950K |
| 代理商： | SI3210M-BT |
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Si3210/Si3211/Si3212
Preliminary Rev. 1.11
15
Figure 8. PCM Highway Interface Timing Diagram
Table 11. Switching Characteristics—PCM Highway Serial Interface
V
D
= 3.13 to 5.25 V, T
A
= 0 to 70°C for K-Grade, –40 to 85°C for B-Grade, C
L
= 20 pF
Parameter
Symbol
Test
Conditions
Min
1
Typ
1
Max
1
Units
PCLK Frequency
1/t
c
—
—
—
—
—
—
—
—
40
0.256
0.512
0.768
1.024
1.536
2.048
4.096
8.192
50
—
—
—
—
—
—
—
—
—
—
—
—
—
60
120
25
25
20
20
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
%
ns
ns
ns
ns
ns
PCLK Duty Cycle Tolerance
PCLK Period Jitter Tolerance
Rise Time, PCLK
Fall Time, PCLK
Delay Time, PCLK Rise to DTX Active
Delay Time, PCLK Rise to DTX
Transition
Delay Time, PCLK Rise to DTX Tri-state
2
Setup Time, FSYNC to PCLK Fall
Hold Time, FSYNC to PCLK Fall
Setup Time, DRX to PCLK Fall
Hold Time, DRX to PCLK Fall
Notes:
1.
All timing is referenced to the 50% level of the waveform. Input test levels are V
IH –
V
I/O –
0.4V, V
IL
= 0.4V
2.
Spec applies to PCLK fall to DTX tri-state when that mode is selected (TRI = 0).
t
dty
t
jitter
t
r
t
f
t
d1
t
d2
–120
—
—
—
—
t
d3
t
su1
t
h1
t
su2
t
h2
—
25
20
25
20
—
—
—
—
—
20
—
—
—
—
ns
ns
ns
ns
ns
PCLK
DRX
FSYNC
DTX
t
d1
t
d2
t
su2
t
h2
t
d3
t
r
t
c
t
su1
t
h1
t
f
相關PDF資料 |
PDF描述 |
|---|---|
| SI3210 | PROSLIC PROGRAMMABLE CMOS SLIC/CODEC WITH RINGING/BATTERY VOLTAGE GENERATION |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| SI3210MDCX-EVB | 功能描述:子卡和OEM板 Si3210M Daughter Crd W/ DISCRETE INTRFC RoHS:否 制造商:BeagleBoard by CircuitCo 產(chǎn)品:BeagleBone LCD4 Boards 用于:BeagleBone - BB-Bone - Open Source Development Kit |
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