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參數(shù)資料
| 型號： | SI5326B-C-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 68/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ANY-RATE MULTI/ATTEN 36-QFN |
| 標準包裝： | 490 |
| 系列： | DSPLL® |
| 類型： | 時鐘放大器，振動衰減器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 808MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 36-VFQFN 裸露焊盤 |
| 供應商設備封裝： | 36-QFN（6x6） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 628 (CN2011-ZH PDF) |
| 其它名稱： | 336-1745 |
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Si5326
70
Rev. 1.0
DOCUMENT CHANGE LIST
Revision 0.1 to Revision 0.2
Updated LVTTL to LVCMOS is Table 2, “Absolute
Maximum Ratings,” on page 6.
16.
page 17 to show preferred external reference
interface.
Updated “5.Register Map”.
Added RATE0 and changed RATE to RATE1 and
expanded RATE[1:0] description.
Changed font of register names to underlined italics.
Updated "8. Ordering Guide" on page 65.
66.
Revision 0.2 to Revision 0.3
Changed 1.8 V operating range to ±5%.
Updated Table 1 on page 4.
Updated Table 2 on page 6.
Updated Table 11 on page 66.
Added table under Figure 3 on page 16.
Clarified "5. Register Map" on page 20 including pull-
up/pull-down.
Revision 0.3 to Revision 0.4
Updated Table 1 on page 4.
Revision 0.4 to Revision 0.41
Changed “l(fā)atency” to “skew” throughout.
Updated Table 1 on page 4.
Updated Thermal Resistance Junction to Ambient
typical specification.
Updated Figure 4 on page 17.
Updated "5. Register Map" on page 20.
66.
Added Register Map
Revision 0.41 to Revision 0.42
Text added to section "5. Register Map" on page 20.
Revision 0.42 to Revision 0.43
Replaced Figure 9.
Updated Rise/Fall time values.
Revision 0.43 to Revision 0.44
Changed register address labels to decimal.
Revision 0.44 to Revision 1.0
Updated first page format to add chip image and pin
out
Updated Functional Block Diagram
Updated Section “1.Electrical Specifications” to
include ac/dc specifications from the Si53xx Family
Reference Manual (FRM)
Updated typical phase noise performance in Section
Clarified the format for FLAT [14:0]
Added list of weak pull up/down resistors in Table 10,
Updated register maps 19, 20, 46, 47, 55, 142, 143,
185
Added note to typical application circuits in Section
Added evaluation board part number to “8.Ordering
Updated Section “11.Si5326 Device Top Mark”
Updated Table 5, “Jitter Generation,” on page 14;
filled in all TBDs, and lowered typical RMS values
相關PDF資料 |
PDF描述 |
|---|---|
| MAX5421CEUB+T | IC VOLTAGE DIVIDER DGLT 10MSOP |
| DS1809Z-100+ | IC DALLASTAT 100K 8-SOIC |
| VI-B7R-MW-B1 | CONVERTER MOD DC/DC 7.5V 100W |
| VE-2W3-MY-F4 | CONVERTER MOD DC/DC 24V 50W |
| MAX5431CEUB+T | IC VOLTAGE DIVIDER PGA 10-UMAX |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| SI5326B-C-GMR | 功能描述:時鐘合成器/抖動清除器 Precision Clk Xplier Jitter Attn 2In/Out RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| Si5326C-B-GM | 功能描述:鎖相環(huán) - PLL ANY-RATE CLK MULT JITTER ATTEN 2 OUTS RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray |
| Si5326C-C-GM | 功能描述:鎖相環(huán) - PLL ANY-RATE CLK MULT JITTER ATTEN 2 OUTS RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray |
| SI5326C-C-GMR | 功能描述:時鐘合成器/抖動清除器 Precision Clk Xplier Jitter Attn 2In/Out RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| SI5326C-C-GMR-TR | 制造商:Silicon Laboratories Inc 功能描述:SLLSI5326C-C-GMR-TR CLOCK (2 KHZ TO 346 |
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